Überblick. Zieltechnologien. Was ist ein ASIC? Aufbau eines Die (Wiederholung) Anwendungsbsp. Full-Custom. Full-Custom ASIC

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1 Überblick Zieltechnologien Welcher SIC-Typ passt zu meinem Design? Terminologie SIC-Typen und ihre Charakteristika Programmable Logic Devices: Prinzipien Programmierbare Logikzellen Programmierbare I/O-Zellen Programmierbarer Interconnect. Steininger / TU Wien 1. Steininger / TU Wien 2 Was ist ein SIC? pplication Specific Integrated Circuit Beispiele: 10% der Umsätze PC-Chipset, Spielzeug, Satellit Gegenbeispiele: Pentium, DRM, 74xxx 90% der Umsätze Standard-ICs ufbau eines Die (Wiederholung) Zellen: die Transistoren / Zellen benötigen Layers (Diffusionsprozesse auf dem Silizium) Interconnect: für die Verbindungen stehen weitere Layers zur Verfügung (Metallisierung) für jeden Layer gibt es eine Maske. Steininger / TU Wien 3. Steininger / TU Wien 4 Full-Custom SIC alle Masken (Zellen + Interconn.) sind anwenderspezifisch + beliebig optimierbar (Fläche, Leistungsaufnahme, Geschwindigkeit) besonders hoher ufwand (Design, Test, Fertigung) keine Garantie bei der Fertigung nwendung nur in Sonderfällen nwendungsbsp. Full-Custom Mixed-Signal Design naloge und digitale Funktionen auf einem IC extrem kompakte HW (z.b. Handy) Signal Integrity-Probleme machen Design extrem schwierig Zusätzliche Technologieschritte für analoge Bauelemente erschweren Fertigung. Steininger / TU Wien 5. Steininger / TU Wien 6

2 Standard-Cell SIC (CBIC) Standard-Cell SIC Zellen in Library vordefiniert nordnung & Interconnect anw.-spezif. Cores ( Mega-Cells ) im Raster einfügbar z.b. RM, ROM, IP-Core Standardcell area Mega -cells + Entwicklung viel effizienter (Zellen fertig entwickelt, optimiert & getestet) in der Fertigung immer noch hoher ufwand + Wartezeit (alle Masken anwenderspezifisch). Steininger / TU Wien 7 Fig Steininger / TU Wien 8 Zellen-Library Standard-Cell ein Beispiel hunderte von Funktionen ND, OR, FFs mit verschiedenen Optionen,... fertig spezifiziert aus Datenbuch wählbar Fig. 1.3 Funktion, Layout, Timing, Simulationsmodell... für Standard-Cells passen zusammen wie Ziegel in einer Wand. Steininger / TU Wien Standard-Cells Gate-rray-Macros und auch FPGs (Hard & Soft Macros) erstellt - meist vom SIC-Hersteller - oder von einem Library-Vendor 9 Standard-Cell SIC Beispiel. Steininger / TU Wien 10 Was ist ein IP-Core? Eine fertig entwickelte und spezifizierte komplexe Funktionseinheit, die als Macro in das Design eingebunden werden kann (z.b. URT, Mircocontroller; vgl. IC auf einer Platine) Kann beim Designer des IP-Core (IP = Intellectual Property) gekauft werden Hard Macro: fertig geroutete Black Box Soft Macro: nur Netzliste, technologieunabh. Spart Entwicklungsaufwand, erhöht Produktivität System on a Chip: 2002 ca. 50% IP-Cores Prognose 2005 ca. 80%. Steininger / TU Wien 11. Steininger / TU Wien 12

3 IP-Cores & System on a chip DC DSP ROM DC RM 74xx CPU Flash I2C USB 74xx DC DC DSP glue CPU RM ROM Flash I2C alle für die nwendung benötigten Funktionen werden auf einem Chip (Die) untergebracht diese Funktionen sind oft als IP-Cores realisiert USB. Steininger / TU Wien 13 Gate-rrays (MGs) Basiszellen (definierte nordnung von Transistoren) in regelmäßiger nordnung nur Verbindungen anwenderspezifisch Zellen werden als Macros realisiert + effiziente Entwicklung (weiterhin Cell-Library) + vorgefertigte Wafer können auf Lager gelegt werden, nur Interconnect-Masken sind anwendungsspezifisch => schneller und billiger Basiszellen fixer Größe => weniger optimierbar. Steininger / TU Wien 14 Channelled Gate-rray Channelless Gate-rray nschlüsse der Transistoren ( contact layer ) fix vorgegeben. Zwischen den Basiszellen Kanäle fixer Höhe freigehalten. Diese Kanäle stehen für Interconnect zur Verfügung. Fig. 1.5 nschlüsse der Transistoren (contact layer) nicht vorge-geben. Zwischen den Basiszellen sind keine Kanäle freigehalten. Interconnect über unbenützte Transistoren geroutet. auch Sea of Gates Fig Steininger / TU Wien 15. Steininger / TU Wien 16 Structured Gate-rray Structured G vs. Std.-Cell auch embedded G Teil der Chip-Fläche für spezielle Funktion (RM, ROM) oder anderen Typ von Basiszelle reserviert meist verschiedene Varianten auf Lager Fig. 1.7 Special funct. Standardzellen sind weiter optimierbar als die Makros beim G. Cores sind beim Standard-Cell-SIC frei wählbar, beim Structured G (in Funktion und Größe) fix vorgegeben (Wafer sind ja vorgefertigt). Herstellung von Structured G ist wesentlich schneller und billiger (Wafer vorgefertigt).. Steininger / TU Wien 17. Steininger / TU Wien 18

4 Programmable Logic Device Read Only Memory ROM alle Layer (Interconnect und Zellen) fix vorgegeben => Herstellung abgeschlossen vorgegebene Matrix aus Makrozellen Interconnect programmierbar + billig, extrem kurze Entwicklungszeit + Einfach änderbar (manchmal sogar on-line) Komplexität und Optimierbarkeit sehr beschränkt Beispiele: ROM, PL, PL, CPLD, FPG. Steininger / TU Wien 19 Logik (= Verbindungsmatrix) wandelt dresse (= Eingang) in Daten (= usgang) um, Wahrheitstabelle programmierbar Programmierung: elektrisch / löschbar: EPROM elektrisch / permanent: PROM, OTP mit Maske, als Core: mask-progr. ROM Löschen (nur für EPROM möglich): mit UV-Licht: UV-EPROM elektrisch: EEPROM (electr. erasable PROM). Steininger / TU Wien 20 Programmable rray Logic kombinatorische Logik als rray aus ND- Gattern und OR-Gattern (logic array) dahinter Speicherelement (Latch, FF) PL: nur das ND-rray ist programmierbar PL: ND und OR-rray sind programmierbar (meist als Core). Steininger / TU Wien 21 Field Programmable Gate- rray programm. Makrozelle programm. I/O-Zelle programm. Interconnect Fig Steininger / TU Wien 22 SIC-Technologien Überblick PLD ROM PL, PL CPLD, FPG cell design fixed cell placemt fixed cell connect Full Custom Standard Cell (CBIC) library Gate- channelled fixed / rray channelless macros fixed (MG) structured Semicustom fixed / progr.. Steininger / TU Wien 23 SICs: Break-Even nalyse Fig Steininger / TU Wien 24

5 20M 10M nnahmen: Modell für den Gewinn Verkaufszahlen entgangener Gewinn Verzögerung bei Markteinführung max. Kaufinteresse Ende Kaufinteresse Zeitpunkt max. Kaufinteresses sowie Ende des Kaufinteresses unabh. von Einführung (Konkurrenz) nstieg der Verkaufszahlen begrenzt (Produktionssteigerung). Steininger / TU Wien 25 t SIC-Technologien Überblick PLD ROM PL, PL CPLD, FPG cell design fixed cell placemt fixed cell connect Full Custom Standard Cell (CBIC) library Gate- channelled fixed / rray channelless macros fixed (MG) structured Semicustom fixed / progr.. Steininger / TU Wien 26 FPG:Was ist programmierbar? Makrozellen Position fix (rray) I/O-Zellen Position fix (Rand) Verbindungen Möglichkeiten fix uswahl prog.-bar Wie wird programmiert? Die Konfiguration lässt sich vollständig durch schaltbare Verbindungen realisieren. Varianten: Verbindungen (permanent) brennen ntifuse Transistor-Schalter ansteuern SRM, EPROM. Steininger / TU Wien 27. Steininger / TU Wien 28 ntifuse-konfiguration Programmierung in eigenem Programmer Programmierstrom führt zu thermischer Zerstörung einer Isolationsschicht => Kontakt Irreversibel / OTP (one time programmable) Non-volatile & Radiation hard Mögliche lterungsprobleme durch Elektromigration Kontaktwiderstand ist kritischer Parameter Beispiel: ctel CT l, Cu Si SiO 2 Wolfram SRM-Konfiguration Speicher-Bitzelle steuert FET bzw. TG auf/zu In-System-Programmierung (ISP) möglich (vom PC aus oder aus PROM) Reconfigurable Hardware (= im Betrieb!) Reversibel / löschbar Volatile / Neuprogrammierung nach bschalten störanfällig, nicht Radiation hard SRM hat viel höheren Platzbedarf als ntifuse Beispiele: Xilinx, tmel, ltera FLEX. Steininger / TU Wien 29. Steininger / TU Wien 30

6 EPROM-Konfiguration EPROM-Bitzelle steuert FET bzw. TG auf/zu Programmierung & Löschen wie EPROM EEPROM: Elektrisch löschbar, In-System- Programmierung (ISP) möglich Non-volatile, aber löschbar (außer OTP-Typen) störanfällig, nicht Radiation hard EPROM hat ähnlichen Platzbedarf wie ntifuse Beispiele: Xilinx EPLD, ltera EPLD FPG:Was ist programmierbar? Makrozellen Position fix (rray) I/O-Zellen Position fix (Rand) Verbindungen Möglichkeiten fix uswahl prog.-bar. Steininger / TU Wien 31. Steininger / TU Wien 32 Programmierbare Logikzellen ngewandte Prinzipien: Mux-basierte Logikzellen Beispiel: ctel CT Look-up Table-basierte Logikzellen Beispiele: Xilinx LC, ltera FLEX PL-basierte Logikzellen Beispiel: ltera MX Mux-basierte Logik: Prinzip Shannon s Erweiterungstheorem: F = [ F( = 1)] [ F( = 0)] F(=0) F F(=1). Steininger / TU Wien 33. Steininger / TU Wien 34 Mux-basierte Logik: Beispiel MUX: Realisierbare Funktionen F = ( B) ( B C) D F = [ B ( D)] [ B ( C D)] 0 G F B F B = ( 1) ( D) = ( C 1) 1 ( C D). Steininger / TU Wien 35 Realisierbar sind alle Funktionen mit 2 Variablen, manche in 3 Variablen. Steininger / TU Wien 36

7 CT1: Realisierbare Funktionen CT2: Verbesserungen alle Funktionen mit 2 Variablen, Latch (=1/2 FF), fast alle mit 3 Variablen und viele mit 4 Variablen. Steininger / TU Wien 37 C-Modul mit mehr Eingängen S-Modul mit zusätzlichem Sequential Element SE = D-FF Nachteil weiterhin: Timing nicht deterministisch!. Steininger / TU Wien 38 Programmierbare Logikzellen ngewandte Prinzipien: Mux-basierte Logikzellen Beispiel: ctel CT Look-up Table-basierte Logikzellen Beispiele: Xilinx LC, ltera FLEX PL-basierte Logikzellen Beispiel: ltera MX Look-up Table (LUT) Kombinatorische Verknüpfung von n Variablen ist mittels Wahrheitstabelle eindeutig darstellbar Es gibt 2 n Eingangskombinationen Realisierung der Wahrheitstabelle als Speicher mit 2 n x 1Bit Eingangsvariable werden als dressen angelegt, Speicherinhalt bestimmt Verknüpfungsfunktion LUT auch als RM verwendbar (teuer!) konstantes Timing für alle Funktionen Beispiele: Xilinx 3000,4000,5200, ltera Flex. Steininger / TU Wien 39. Steininger / TU Wien 40 XC4000 LB: Eigenschaften Kaskadierte LUTs: eine 3-input LUT (RM 8 x 1) wird von zwei 4-input LUTs (RM 16 x 1) angesteuert LUTs der 1. Stufe als 32 bit RM verwendbar Hardwired Carry-Logic Zwei D-FFs, flexibel konfigurierbar XC4000 LB: ufbau. Steininger / TU Wien 41. Steininger / TU Wien 42

8 Programmierbare Logikzellen ngewandte Prinzipien: Mux-basierte Logikzellen Beispiel: ctel CT Look-up Table-basierte Logikzellen Beispiele: Xilinx LC, ltera FLEX PL-basierte Logikzellen Beispiel: ltera MX. Steininger / TU Wien 43 Prinzip des Wired ND VDD B... K GND Will IC 1 ausgeben, so ist sein N-FET offen. Y= B... K. Steininger / TU Wien 44 PL-Struktur Standard-PLD Unprogrammiert (Verbindung) Programmiert (Unterbrechung). Steininger / TU Wien 45. Steininger / TU Wien 46 Erweiterte Fähigkeiten Ergeben sich in kanonischer Form mehr Produktterme als zur Verfügung stehen (Eing. des OR): Durch Umformung lassen sich oft einzelne Produktterme herauslösen, die mittels Logic Expander vorverarbeitet werden (zusätzliche Durchlaufzeit!). Benötigt die inverse Funktion weniger Produktterme, so wird diese realisiert und mit einem programmierbaren Inverter (XOR) am usgang wieder richtiggestellt.. Steininger / TU Wien 47 Logic Expander: Prinzip F = ( C D) ( B C D) ( B) ( B C) hat 4 Produktterme => benötigt OR4 F = [( B) C D] [ B ( C)] = [ ( B) C D] [ B ( C)] ist äquivalent und benötigt nur OR2, sofern usdrücke in runder Klammer vorverarbeitet sind. Vorverarbeitung ist mit einem einzelnen Produktterm möglich. Steininger / TU Wien 48

9 Realisierung im Standard- PLD Programmierbare Inversion. Steininger / TU Wien 49 F = ( B) ( C) ( D) ( C D) F = ( B C D) ( D) ( C) 4 Produktterme 3 Produktterme. Steininger / TU Wien 50 ltera MX: Features ltera MX-rchitektur ND-Matrix (sehr breit; >100): Dedicated Inputs Inputs vom global Interconnect Shared Logic Expanders ( ) OR-Matrix (schmal; 3...5) Programmable Inversion Parallel Expander zur Nachbarzelle usgang Flexible Registerbeschaltung mit Bypass Feedback in den global Interconnect. Steininger / TU Wien 51. Steininger / TU Wien 52 ltera MX Makrozelle Parallel vs. Logic Expander. Steininger / TU Wien 53 F = ( C D) ( B C D) ( B) ( B C) Logic Expander: F = [ ( B) C D] [ B ( C)] Rückführung umfasst nur das ND-rray Parallel Expander: F1 = ( C D) ( B C D) ( B) (OR3 #1) F = F1 ( B C) (OR3 #2) Rückführung umfasst auch das OR-rray. Steininger / TU Wien 54

10 Das Turbo-Bit Vorteil CMOS: Leistungsaufnahme nur dynamisch (= beim Schalten), kaum statische Leistung Der Pull-Up im ND-rray bewirkt jedoch erheblichen statischen Leistungsverbrauch: 0.6 m x 560 Lines = 336 m; d.h W bei 5V => Wunsch nach großem Pull-up Steile Flanken nur mit kleinem Pull-up (RC) Turbo-Bit in jeder Makrozelle erlaubt Wahl: High Speed (t pd ca. 4 ns, I R ca. 0.6 m) oder Low-Power (t pd ca. 20 ns, I R ca. 0.3 m). Steininger / TU Wien 55 FPG:Was ist programmierbar? Makrozellen Position fix (rray) I/O-Zellen Position fix (Rand) Verbindungen Möglichkeiten fix uswahl prog.-bar. Steininger / TU Wien 56 Xilinx-IOB: Features Eingang TTL oder CMOS-Schwellen direkt oder über eigenes Input-FF / Latch Verzögerung zuschaltbar usgang komplementärer Treiber oder Totem-Pole passiver Pull-up und Pull-down (50kΩ) Tri-State-Enable mit wählbarer Polarität usgang direkt oder über FF / Latch wählbare Flankensteilheit (fast/slow slew rate) Xilinx-IOB: Schaltung. Steininger / TU Wien 57. Steininger / TU Wien 58 Xilinx-IOB: Schaltung ltera MX 5000/7000-IOB. Steininger / TU Wien 59 alle Eingänge gehen in den Chip-weiten Interconnect. Steininger / TU Wien 60

11 FPG:Was ist programmierbar? Makrozellen Position fix (rray) I/O-Zellen Position fix (Rand) Verbindungen Möglichkeiten fix uswahl prog.-bar. Steininger / TU Wien 61 Interconnect-Optimierung maximale Flexibilität beliebige Verbindungen zwischen Blöcken viele Verbindungen und nschlüsse maximale Geschwindigkeit minimale Kapazitäten der Verbindungen & nschlüsse wenige Verbindungen und nschlüsse. Steininger / TU Wien 62 Interconnect beim ctel CT Horizontale wiring channels laufen zwischen den (dichten) Reihen von Logikzellen Input stubs reichen vertikal in die je-weils benachbarten wiring channels und erlauben die Kontaktierung der 8 Eingänge. Output stubs reichen vertikal über die jeweils benachbarten zwei wiring channels und erlauben Kontaktierung des usgangs. CT Interconnect-rchitektur. Steininger / TU Wien 63. Steininger / TU Wien 64 Routing Resources beim CT1 Pro horizontalem Kanal 25 Tracks (Leitungen). 3 für VDD, GND, Clk 22 für Eingänge, usgänge, Routing Die Tracks sind in Segmente variabler Länge unterteilt. Verbindung von Segmenten ist mittels ntifuse möglich Pro vertikaler Spalte (Breite d. Logikzelle) schnei-det jeder horizontale Track 13 vertical Tracks : 4 Inputs d. Zelle darüber, 4 d. Zelle darunter 2 Outputs d. beiden Zellen darüber, 2 v. unten 1 long vertical track (LVT) CT1 Routing Ressources. Steininger / TU Wien 65. Steininger / TU Wien 66

12 ntifuses f. den Interconnect Beispiel ctel 1010 (8 x 44 Logikzellen): 22 horizontal Tracks (programmierbare) x 13 vertical Tracks = 286 Verbindungspunkte je Logikzelle 8 Zeilen x 44 Spalten = 352 Logikzellen 286 x 352 = (mögliche) ntifuses hinzu kommen ntifuses für I/O-Zellen (CT Logikzellen haben keine ntifuses) Gesamtzahl: ntifuses CT Interconnect-rchitektur. Steininger / TU Wien 67. Steininger / TU Wien 68 RC im Interconnect Berechnung des Delay t=0 V0 R 1 V 1 R 2 i 1 C 1 V 2 i 2 R 3 C 2 V R 3 4 V 4 C 3 C 4 i 3 i 4 Für jeden Knoten (V i = V1...V4) im Netz wird eine andere Zeitkonstante wirksam ( Elmore Delay ) Delay wächst quadratisch mit nzahl d. ntifuses! 1V 0V V 0 V 1 V 2 V 3 t=0. Steininger / TU Wien 69 V 4 t Widerstand: ntifuse: R 0.5kΩ Leitung: 50mΩ/sqare => vernachlässigbar Kapazität: ntifuse: ca. 10fF Leitung: 0.2pF/cm (= 20fF/mm) Delay: C 0 = 1.2pF (output stub: 4 x 25 Fs + 10mm Leitung) C 1 = C 3 = 0.58pF (horiz. Track: 13 x 4 Fs + 3mm Ltg) C 2 = 2.8pf (LVT: 8 x 25 Fs + 40mm Metall) C 4 = 0.02pF (Eingangskapazität Logikzelle) t D4 = 4RC 4 +3RC 3 +2RC 2 +RC 1 = ( )ns = 4.0ns Elmore-Delay. Steininger / TU Wien 70 Folgerungen für CT Trends beim Delay Nicht nur Logik, auch Interconnect verursacht Signalverzögerungen Verzögerungen werden minimiert durch geringen Widerstand der ntifuses geringe Kapazität der ntifuses kurze Leitungen wenige ntifuses in Serie (quadrat. bh.!) wenige ntifuses parallel auf einem Leitungsstück (Flexibilität?). Steininger / TU Wien delay [ns] gate interconnect λ [µm] Mit Verkleinerung der Feature-Size sinkt der Gate Delay rascher als der Interconnect Delay Bei den heute üblichen Technologien überwiegt der Interconnect Delay klar. Eine realistische Vorhersage des Timings ist daher erst nach dem Routing möglich, Optimierungen vor dem Routing werden immer schwieriger.. Steininger / TU Wien 72

13 Verbesserungen bei CT2 & 3 Mehr Routing-Resourcen => höherer nteil Verbindungen mit 2 ntifuses Weniger ntifuses/kanal => geringere Kapazität Verringerter Widerstand d. ntifuses ca. 200Ω statt 500Ω Fast Fuse erlaubt direkte nkopplung des usgangs an LVT => nur mehr max. 3 Fs in Serie) Höherer Programmierstrom für Fast-Fuse => geringerer Widerstand. Steininger / TU Wien 73 Zusammenfassung (1) Der Full-Custom-SIC bietet maximale Flexibili-tät für Optimierungen, wird jedoch aus ufwandsgründen nur für Spezialanwendungen eingesetzt (Massenprodukte, Mixed Signal-Designs). Der Standardzellen IC (CBIC) geht von einer Library aus vorgefertigten und getesteten Logikzellen aus. Dies vereinfacht das Design, bei der sind dennoch alle Layer kundenspezifisch. Beim Gate rray sind Basisfunktionen vorgegeben, durch kundenspezifische Metallisierungslayer kann schließlich die jeweils benötigte Funktion implementiert werden. Man unterscheidet zwischen channelled, chanelless und structured Gs.. Steininger / TU Wien 74 Zusammenfassung (2) Die Time to market ist ein entscheidendes Erfolgskriterium für ein Design. Deshalb sind programmierbare Logikbausteine nicht nur für kleinere Stückzahlen vorteilhaft. Bei den programmierbaren Logikbausteinen (Programmable Logic Devices, PLDs) unterscheidet man zwischen ROM, PL/PL und FPG/CPLD. Bei den FPGs sind die Funktion der Logikzellen, Funktion der I/O-Blöcke und Verbindungen programmierbar. Programmiert werden grundsätzlich immer schaltbare Verbindungen, und zwar ntifuse oder über EPROM bzw. SRM.. Steininger / TU Wien 75 Zusammenfassung (3) Programmierbare Logikzellen lassen sich auf der Basis von Multiplexern, Look-up Tables (LUT) oder Wired ND (PL-Struktur) realisieren. Bei den I/O-Blöcken sind üblicherweise usgangspolarität, Verzögerungen, Latches im Datenpfad, Treiberstärke/nstiegszeit, Pull-ups, Tri- State etc. programmieren. Beim Interconnect bedeutet jede programmierbare Verbindung eine Vezögerung. Es muß daher ein Tradeoff zwischen Flexibilität und Geschwindigkeit gefunden werden.. Steininger / TU Wien 76 Zusammenfassung (4) Entsprechend dem Elmore-Delay wächst die Verzögerung auf einer Verbindung etwa quadratisch mit der nzahl der RC-Elemente (Verbindungspunkte). Während die Verzögerungen durch die Gatter mit fortschreitender Techologie in den Hintergrund rücken, werden die Verzögerungen durch den Interconnect immer dominanter.. Steininger / TU Wien 77