Codegenerierung. Hw-Sw-Co-Design WS 2008/09. Rolf Drechsler

Transkript

1 Compiler und Codegenerierung Hw-Sw-Co-Design WS 2008/09 Rolf Drechsler Informtik, Universität Bremen Nch: Jürgen Teich, Universität Erlngen

2 Überblick Compiler Aufbu Codegenerierung Codeoptimierung Codegenerierung gfür Spezilprozessoren p Retrgetble Compiler

3 Anforderungen Softwreentwurf für eingebettete Systeme Übergng von Assembler zu High Level Lnguges (HLLs) Huptnforderungen n den Code korrekt schnell klein Weitere Anforderungen n HLL und Compiler hohe Sicherheit: formle Verifiktion soll möglich sein Spezifiktion von Echtzeitbedingungen Unterstützung von DSP Algorithmen / Architekturen retrgetble: schnell n neuen Prozessor npssbr

4 Ausgesuchte Problemstellungen Nicht homogene Registersätze, irreguläre Dtenpfde enge Kopplung derphsenregisterbindung Registerbindung, Befehlsus whl und Ablufplnung Zuweisung von Speicherdressen und Adressregistern effiziente Nutzung von Adressregistern und spezilisierten Adressrechenwerken Codekompression Reduktion von Speicher, wichtig bei kostensensitiven Anwendungen

5 TMS320C25 t p

6 TMS320C25 - Instruktionen (1) Addition dd pc + + Subtrktion m p spc - p

7 TMS320C25 - Instruktionen (2) Multipliktion mpy p mpyk p * * t m t const Dtentrnsfer lck const lc m pc p lt m t scl m

8 DAG - Beispiel (1) m6 ; linker Teilbum ; zuerst: Kosten 12 p m0 - * * m1 t m5 + p m4 t lt mpy pc scl lc dd scl lt mpy lc spc scl m1 m0 m7 m3 m2 m5 m4 m5 m7 m6 m2 m3

9 DAG - Beispiel (2) m6 ; rechter Teilbum ; zuerst: Kosten 14 p m0 - * * m1 t m5 + m2 m3 p m4 t lt m4 lc m3 dd m2 scl m5 mpy m5 pc scl m7 lt m1 mpy m0 pc lt m7 mpyk 1 spc scl m6

10 DAG - Beispiel (3) m6 ; optimler Code ; Kosten 10 p m0 - * * m1 t m5 + p m4 t lc m3 dd m2 scl m5 lt m1 mpy m0 pc lt m4 mpy m5 spc scl m6 m2 m3

11 Registertrnsfergrph Definition: Der Registertrnsfergrph eines Prozessors ist ein gerichteter Grph, bei dem jeder Knoten eine Stelle im Dt Dtenpfd fddrstellt, n der Dten Dt gespeichert ih werden können. Eine Knte zwischen den Knoten r i und r j wird mit den Instruktionen beschriftet, die Opernden us r i lesen und nch r j schreiben. m lc

12 RTG - Kriterium Definition: Ds RTG Kriterium ist erfüllt, flls es für lle Knoten r 1, r 2 und r 3 des RTG, für die i) r 3 eingehende Knten von den Registerknoten r 1 und r 2 mit der gleichen Beschriftung ht, und ii) es mindestens einen Zyklus zwischen r 1 und r 2 gibt, gilt: In jedem möglichen Zyklus zwischen r 1 und r 2 existiert ein Speicherknoten. e FürProzessoren die dsrtg Kriterium erfüllen Für Prozessoren, die ds RTG Kriterium erfüllen, knn ein optimler Ablufpln in Zeit O(n) generiert werden (n ist die Anzhl der Knoten des DAGs).

13 RTG - TMS320C25 1 dd: = + m 2 pc: = + p 3 spc: = p 4 mpy: p = t * m 5 mpyk: p = t * const 6 lck: = const 7 pc: = p 8 scl: m = 9 lc: = m 10 lt: t = m 1, 2, 3 2, 3, 7 4, 5 p 8 4 1, 9 10 m RTG-Kriterium erfüllt! t

14 Adressrechenwerke (AGUs) TMS320C2x ADSP 210x Motorol 56K

15 AGU - Eigenschften Menge von Adressregistern AR für indirekte Adressierungsrten Menge von Modifiktionsregistern MR für die Änderungen der AR Modifiktionsopertionen, die prllel zur Instruktionsbrbeitung durchgeführt werden post modify: utoinkrement/dekrement um eine Adresse oder den Inhlt eines MR

16 Adressierung von Sklrvriblen Zugriffssequenz: b, d,, c, d,, c, b,, d,, c, d LOAD AR,1 AR += 2 AR -= 3 AR += 2 AR ++ AR -= 3 AR += 2 AR -- AR -- AR += 3 AR -= 3 AR += 2 AR c 1 b 2 c 3 d 1 2 d 3 b LOAD AR,3 AR -- AR -- AR -- AR += 2 AR -- AR -- AR += 3 AR -= 2 AR ++ AR -- AR -- AR += 2

17 Zugriffsgrph Definition: Für eine Menge von Vriblen und eine Zugriffssequenz besteht der Zugriffsgrph usknoten Knoten, diedie Vriblen drstellen, us Knten, die Knoten verbinden, wenn die Vriblen benchbrt sind und Kntengewichten, die die Anzhl der Trnsitionen zwischen den Vriblen ngeben. Finden eines Hmiltonischen Pfdes (Pfd, der lle Knoten genu einml besucht) im Grph, der mximles Gewicht ht.

18 Zugriffsgrph Zugriffssequenz: b, d,, c, d,, c, b,, d,, c, d 3 1 b b c 2 d c d c d b

19 Codekompression Zielcode ist redundnt und knn komprimiert werden GP Systeme: Dekompression beim Lden in ds RAM bei eingebetteten Systemen ist die Reduktion des Progrmm ROMs, RAMs wichtig Dekompression im Cche Externl Pointer Mcro (EPM) Modell dictionry: enthält oft vorkommende Codesequenzen (mini subroutines) skeleton: enthält Befehle und pointer zum dictionry Implementierung in SW oder HW

20 EPM Modell in Hrdwre

21 Überblick Compiler Aufbu Codegenerierung Codeoptimierung Codegenerierung gfür Spezilprozessoren p Retrgetble Compiler

22 Retrgetble Compiler mschinenunbhängige Compiler (utomticlly retrgetble) Compiler ht bereits Codegenertoren für mehrere Prozessoren eingebut häufig bei prmetrisierbren Architekturen Compiler Compiler (user retrgetble) ein Compiler wird us einer Beschreibung der Zielrchitektur generiert portble tbl Compiler (developer retrgetble) t

23 Bumübersetzungsschem Regeln für die Umwndlung eines Syntxbumes (DAGs) Ersetzung Muster { Aktion } reg i + { ADD Rj, Ri } reg i reg gj schrittweises Ersetzen, bis der Bum nur mehr einen Knoten ht

24 Zielinstruktionen (1) (1) reg i const c { MOV #c, Ri } (4) mem := { MOV Rj, *Ri } ind reg j (2) reg i mem { MOV, Ri } reg i (5) reg i ind { MOV c(rj), Ri } (3) mem := { MOV Ri, } + mem reg i const c reg j

25 Zielinstruktionen (2) (7) reg i + { ADD Rj, Ri } reg i reg j (6) reg i + { ADD c(rj), Ri } reg i ind + (8) reg i + { INC Ri } const c reg j reg i const 1

26 Bumübersetzung - Beispiel (1) := [i] := b + 1 ind + + mem b const 1 (1) { MOV #, R0 } ind + const reg SP + const i reg SP

27 Bumübersetzung - Beispiel (2) := [i] := b + 1 ind + + mem b const 1 (7) { ADD SP, R0 } ind + Reg 0 reg SP + const i reg SP

28 Bumübersetzung - Beispiel (3) := [i] := b + 1 ind + (6) { ADD i(sp), R0 } + mem b const 1 reg 0 ind + const i reg SP

29 Bumübersetzung - Beispiel (4) := [i] := b + 1 ind + reg 0 mem b const 1 (2) { MOV b, R1 }

30 Bumübersetzung - Beispiel (5) := [i] := b + 1 ind + reg 0 reg 1 const 1 (8) { INC, R1 }

31 Bumübersetzung - Beispiel (6) [i] := b + 1 := ind reg 1 reg 0 (4) { MOV R1, *R0 } MOV #, R0 ADD SP, R0 ADD i(sp), R0 MOV b, R1 INC R1 MOV R1, *R0

32 Prozessormodelle Verhltensmodell hl dll beschreibt den Instruktionsstz Simultion reltiv schnell ll( ml lngsmer ls die Zielmschine) ungenu (keine Pipeliningeffekte) strukturelles Modell beschreibt den Prozessor uf Registertrnsferebene genu Simultion ist lngsm nicht immer verfügbr gemischtes Modell

33 Fllstudien - Retrgetble Compiler FlexWre entwickelt bei SGS Thomson Instruktionsstzsimultor (INSULIN) und Codegenertor (CODESYN) gemischtes Prozessormodell für DSPs, ASIPs CHESS entwickelt bei IMEC Leuven Instruktionsstzsimultor und Codegenertor Zielrchitektur in nml beschrieben für DSP Architekturen