Digitaltechnik Teil Prof. Komar. Digitaltechnik

Transkript

1 Digitaltechnik Teil Prof. Komar Digitaltechnik Teil 1: Schaltalgebra Minimierung - digitale Bausteine - Schaltnetze Inhaltsverzeichnis Schaltalgebra... 2 Verknüpfungszeichen und Darstellungsformen binärer Logik... 3 Vorrangregeln... 4 Definition der logischen Funktionen... 5 Schaltungssymbole... 6 Rechen- und Kürzungsregeln der Schaltalgebra... 7 Normalformen DNF und KNF Vereinfachungsverfahren Minimierung Boolscher Funktionen Vereinfachung mit schaltalgebraischen Rechenregeln Minimierung mit KV Tafeln Minimierung nach Quine Mc-Cluskey Schaltnetze Synthese von Schaltnetzen Minimierung von Schaltnetzen Bausteine der Digitaltechnik Positive und negative Logik Binäre Schalter Schaltungstechnische Realisierung logischer Funktionen...25 Logikfamilien ( TTL u. CMOS ) Schaltzeit, Verzögerungs-Leistungs-Produkt...27 Spannungspegel und Übertragungskennlinien...28 Eingangs- und Ausgangslastfaktor...29 Fehler durch Signal-Laufzeiten ( Hazard, Race )...30 Ausgangsschaltungen Bus-Systeme Spezielle Schaltnetz - Bausteine Vergleicher ( Komparator ) Halb- und Volladdierer Codeumsetzer ( Codierer-Decodierer ) Multiplexer und Demultiplexer Schaltnetzsynthese mit hochintegrierten Bausteinen Aufbau mit Multiplexern Aufbau mit nichtflüchtigen Festwertspeichern Literatur: [1] Peter Pernards Digitaltechnik Heidelberg Hüthig 1992 [2] Peter Pernards Digitaltechnik II Heidelberg Hüthig 1995 [3] Klaus Urbanski / Roland Woitowitz Digitaltechnik BI-Wiss.-Verlag 1993 [4] Hans Martin Lipp Grundlagen der Digitaltechnik München; Wien : Oldenbourg 1995 [5] Christian Siemers / Axel Sikora Taschenbuch Digitaltechnik Fachbuchverlag Leipzig 2003 [6] Gerd Scarbata Synthese und Analyse digitaler Schaltungen München; Wien : Oldenbourg 2001

2 Digitaltechnik Teil Prof. Komar Schaltalgebra und digitale Grundschaltungen Die Digitaltechnik gründet in der Aussagenlogik und der darauf aufbauenden Algebra nach George Boole ( ) => Boolesche Algebra. Die Boolesche Algebra basiert auf der Aussagenlogik. Die zugrundeliegenden Methoden der Booleschen Algebra werden in der Digitaltechnik als Schaltalgebra bezeichnet. Die Schaltalgebra befaßt sich mit der mathematischen Beschreibung von logischen Funktionen und bildet die Grundlage für deren technische Realisierung (z.b. als elektronische Schaltnetze ) Ähnlich wie in der Algebra werden dabei Variablen über Operatoren verknüpft, Gleichungen lassen sich aufstellen und umformen, wobei aber die Variablen der Schaltalgebra nur die Werte 0 oder 1 annehmen. Aussagenlogik : Eine Aussage ist ein Satz zur Beschreibung eines Sachverhaltes, dessen Wahrheitsgehalt. Formal versteht man unter Aussagen die Elemente einer Menge, wobei diese Elemente einen Wahrheitswert besitzen, der nur die beiden Zustände "wahr" oder "falsch" annehmen kann. Dafür sind verschiedene Abkürzungen gebräuchlich: Wahr: W ( von wahr ) T ( von true ) H ( von high ) 1 ( Bit gesetzt ) Falsch: F ( von falsch ) F (von false ) L ( von low ) 0 ( Bit nicht gesetzt ) In der Digitaltechnik wird meist 1 für wahr und 0 für falsch verwendet. Schaltalgebra ( gültige Normen DIN 66000, DIN Teil 12 ) Die Schaltalgebra zur Beschreibung von technischen, binären Schaltungen ( C.E. Shannon ) basiert auf der Booleschen Algebra (G. Boole). In der Schaltalgebra kennt man - die Konstanten 0 und 1 ( oder auch 0 = falsch, 1 = wahr ) - Schaltvariable (auch logische oder binäre Variable), die nur die Werte 0 oder 1 annehmen können - Schaltfunktionen die beschreiben, wie Schaltvariablen durch logische Verknüpfungen von Schaltvariablen und Konstanten Werte zugewiesen werden. Gegenüberstellung mathematischer und schaltungstechnischer Begriffe Die Grundfunktionen (Axiome) der Schaltalgebra sind : _ - Negation NICHT y = a = a ( nicht a ) - Konjunktion UND y = a b ( a und b ) - Disjunktion ODER y = a b ( a oder b )

3 Digitaltechnik Teil Prof. Komar Alle Booleschen Funktionen können durch die drei Grundverknüpfungen UND, ODER, und NICHT dargestellt werden. Man bezeichnet daher diese drei Verknüpfungen auch als vollständiges System. Ein Basissystem, mit dem sich alle Schaltungsfunktionen realisieren lassen, bilden jeweils die beiden Verknüpfungen UND und NICHT ( NAND) oder ODER und NICHT ( NOR) bzw. die daraus zusammengesetzten Funktionen NAND oder NOR. D.h. mit einem einzigen Schaltungstyp entweder NAND oder NOR lassen sich alle digitalen Logikfunktionen beschreiben bzw. realisieren. Dies kann man sich verdeutlichen, indem man z.b. die drei Grundfunktionen UND, ODER und NICHT nur durch NAND oder NOR-Verknüpfungen nachbildet. Zum Aufbau beliebiger Digitalschaltungen reicht im Prinzip also ein entsprechender Vorrat von NAND- oder NOR-Elementen aus. Verknüpfungszeichen der Booleschen Algebra Logische Verknüpfungsglieder lassen sich durch - Wahrheitstabellen ( Funktionstabellen, Wertetabellen ) - Schaltsymbole Die allgemeine Form neuer Schaltsymbole für digitale Schaltungen ist in der folgenden Abbildung dargestellt. 1 Binäres Verknüpfungsglied = Rechteck 2 N-Eingänge links oder oben 3 Ausgang gegenüber Eingängen 4 Signalflußzeichen ( wenn nicht eindeutig ) 5 Negationszeichen anstelle zusätzlichem Inverter 6 Funktionskennzeichen ( hier ODER ) ( gibt im allg. an, wie viel Eingänge logisch 1 sein müssen, damit der Ausgang logisch 1 wird ) - und Verknüpfungsgleichungen ( Verknüpfungsfunktionen ) z.b. y = (a b) ( a b ) darstellen

4 Digitaltechnik Teil Prof. Komar Vorrangregeln nach DIN ( Klammereinsparungsregeln ) 1. Außenklammern einer einzeln stehenden Funktion können weggelassen werden. 2. Das Negationszeichen bindet stärker als alle anderen, die Zeichen,,, binden stärker als und. 3.,,, binden unter sich gleich stark, ebenso und Früher galt folgende Bindungspriorität: 1. Negation 2. Konjunktion 3. Disjunktion Es lassen sich durch die nicht normgemäße, alte Schreibweise mit den Arithmetik-Symbolen Punkt. und Plus + bzw. durch deren Priorität Punkt vor Strich und das dadurch mögliche Weglassen des Punktes ( der Multiplikation ) viele Klammern einsparen. Deswegen findet man noch häufig folgende Schreibwe isen: y = (a b) ( a b ) y = a b + a b = a b a b neu = Norm alt ( ( ( (a b ) c ) d ) ( ( a b ) (c d ) ) ) ( (a b ) c ) d (a b) (c d ) (a b) c d (a b ) (c d ) Beispiel zur Klammereinsparung

5 Digitaltechnik Teil Prof. Komar Definition der logischen Funktionen In der Schaltalgebra ist die Anzahl der möglichen Funktionen begrenzt. Für n Eingangsvariable ergibt sich die mögliche Anzahl der logischen Funktionen zu 2 n. In der folgenden Tabelle sind die möglichen logischen Funktionen für ein und zwei Eingangsvariable dargestellt. Alle Schaltfunktionen einer Variablen : y = f (a ) Alle Schaltfunktionen von zwei Variablen: y = f ( a, b ) Einige Schaltsymbole für mehr als zwei Eingangsvariablen

6 Digitaltechnik Teil Prof. Komar Verknüpfung, Wahrheitstabelle und Schaltsymbol Konjunktion UND Gültige Schaltsymbole ( DIN 40900, Teil12 ) und entsprechende alte Symbole gültige Norm alte Darst. alte US-Darst. Disjunktion ODER Negation NICHT NAND-Verknüpfung NOR-Verknüpfung Antivalenz Exklusiv-ODER = XOR Äquivalenz Exklusiv-NOR = XNOR Bis auf die Antivalenz-Verknüpfung lassen sich alle anderen Verknüpfungen problemlos auf mehr als zwei Eingänge übertragen

7 Digitaltechnik Teil Prof. Komar Rechen- und Kürzungsregeln der Schaltalgebra Die Rechen- und Kürzungsregeln der Schaltalgebra lassen sich mit Hilfe von mechanischen Kontakten sehr gut veranschaulichen. Mechanische Kontakte Wahrheitstabelle mit zwei logischen Variablen Regel Darstellung durch Kontakte Funktionen mit Konstanten Funktionen mit Konstanten und Variablen

8 Digitaltechnik Teil Prof. Komar Kommutatives Gesetz ( Vertauschungsgesetz ) Assoziatives Gesetz ( Verbindungs -, Zuordnungsgesetz ) Distributives Gesetz ( Verteilungsgesetz ) De Morgansches Theorem Regel nach Regel Regel nach Regel Kürzungsregeln

9 Digitaltechnik Teil Prof. Komar Übersicht über Rechen- und Kürzungsregeln der Schaltalgebra Versucht man bei zwei beliebigen Ausdrücken deren Gleichheit nachzuweisen, so wird man vergeblich nach Umkehrungsregeln suchen, da es für Konjunktion und Disjunktion keine Umkehrfunktionen gibt. Deshalb ist man darauf angewiesen, die Gleichheit anhand von Wertberechnungen und Vergleichen mittels Wahrheitstabellen zu überprüfen.

10 Digitaltechnik Teil Prof. Komar Normalformen der Schaltalgebra Für den systematischen Entwurf digitaler Schaltungen wird die Darstellung von Funktionen in Form der sogn. Normalformen benötigt. In den Normalformen der Schaltalgebra werden die in den Wahrheitstabellen enthaltenen logischen Zusammenhänge beliebiger Funktionen in einer einheitlichen Form beschrieben, in der nur Negationen, sowie konjunktive und disjunktive logische Verknüpfungen vorkommen. In der Booleschen Algebra sind zwei Normalformen gebräuchlich, die disjunktive Normalform DNF und die konjunktive Normalform KNF. Diese Normalformen basieren auf Mintermen und Maxtermen Das Boolesche Normalform-Theorem liefert nun eine einfache Möglichkeit, aus der Wahrheitstabelle einer Schaltfunktion die Schaltfunktion selbst zu konstruieren. Ist nur die Schaltungsgleichung gegeben, so kann die Normalform durch Erweitern erhalten werden. Minterm: Bei Booleschen Funktionen mit n Eingangsvariablen bezeichnet man die konjunktive Verknüpfung ( UND ) aller Variablen als Minterm, wobei jede Eingangsvariable in negierter oder nichtnegierter Form vorkommen muß. Ein Minterm ist somit eine Boolesches Funktion, die für genau eine Eingangskombination den Ausgangswert 1 und für alle anderen Kombinationen den Wert 0 annimmt. Für n Eingangsvariable existieren genau 2 n Minterme. Maxterm: Ein Maxterm ist die disjunktive Verknüpfung ( ODER ) aller Eingangsvariablen, wobei jede Eingangvariable in negierter oder nichtnegierter Form vorkommen muß. Die zugehörigen Maxterm-Funktionen besitzen bei genau einer Eingangskombination den Ausgangswert 0, bei allen übrigen 2 n 1 Eingangskombinationen gibt die Funktion den Wert 1 aus. Die Normalform einer logischen Funktion erhält man entweder durch - disjunktive Verknüpfungen von Mintermen ( disjunktive Normalform DNF ) oder durch - konjunktive Verknüpfungen von Maxtermen ( konjunktive Normalform KNF ). Beide Normalformen sind gleichwertig und lassen sich mit Hilfe der schaltalgebraischen Rechenregeln ineinander überführen. Die disjunktive Normalform DNF einer Schaltfunktion wird aus der Wahrheitstabelle gewonnen, indem - für jede Zeile der Wertetabelle, in der eine 1 als Funktionswert steht, der zugehörige Minterm gebildet wird. - steht eine 0 in der Eingangsvariablenspalte, dann wird diese Variable negiert, steht dort eine 1, dann wird sie nichtnegiert in die UND-Verknüpfung (Konjunktion) aller Eingangsvariablen aufgenommen. - die so entstandenen Minterme werden untereinander ODER-verknüpft (disjunkt verknüpft =>DNF) Die konjunktive Normalform KNF einer Schaltfunktion wird aus der Wahrheitstabelle gewonnen, indem - für jede Zeile der Wertetabelle, in der eine 0 als Funktionswert steht, der zugehörige Maxterm gebildet wird. - steht eine 1 bei der Eingangsgröße, so wird diese Variable negiert, steht dort eine 0, so wird sie nichtnegiert in die ODER-Verknüpfung ( Disjunktion ) aller Eingangsvariablen aufgenommen - die so entstandenen Maxterme werden untereinander UND-verknüpft ( konjunktiv verknüpft =>KNF) Beispiel: A B C Q Minterme DNF: Q= (A B C) (A B C) (A B C) (A B C) (A B C) _ KNF: Q= (A B C) (A B C) (A B C) Maxterme

11 Digitaltechnik Teil Prof. Komar Je nachdem, ob für eine gegebene Schaltfunktion die Zahl der Minterme ( Einsen in der Ausgangsvariablenspalte) oder der Maxterme ( Nullen ) kleiner ist, ergibt entweder die DNF oder die KNF einen einfacheren Logik-Ausdruck. Im allgemeinen wird aber die DNF ( Mintermform ) bevorzugt, weil sie sich mit den ( technologisch den geringsten Aufwand erfordernden ) NAND-Gattern leicht zweistufig realisieren lässt. Auch programmierbare Logikbausteine PLDs weisen diese der DNF entsprechende UND-ODER-Struktur auf. Bei vollständigen Funktionen nimmt für jede der möglichen Eingangsvariablen die Ausgangsvariable einen definierten Wert ( 0 oder 1) an. Bei unvollständigen Funktionen treten Kombinationen von Eingangsvariablen auf, für die keine eindeutige Zuordnung der Ausgangsvariablen existiert, weil z.b. die zugehörige Kombination der Eingangsvariablen aus technischen oder physikalischen Gründen gar nicht auftreten kann. Entweder wird dann die Zeile der Wahrheitstabelle ganz weggelassen oder es wird ein X ( don' t care ) in die Ausgangsvariablenspalte eingetragen. Sie können eventuell vorteilhaft bei der Vereinfachung ( Minimierung) der Schaltfunktion verwendet werden. a) Disjunktive Form ( DF ) mit UND- / ODER Gattern b) Nur NAND-Gatter

12 Digitaltechnik Teil Prof. Komar Vereinfachungsverfahren ( Minimierung ) Minimierung Boolscher Funktionen Boolesche Funktionen können durch unterschiedliche schaltalgebraische Ausdrücke repräsentiert werden. Für eine technische Realisierung ist es meist interessant, Ausdrücke mit möglichst wenigen Eingangs-Variablen und möglichst wenigen Termen zu erhalten ( Minimum) Die Schaltungsgleichungen in Normalform, die aus den Wahrheitstabellen erstellt werden, lassen sich nun meistens vereinfachen. Das Ziel der Vereinfachung ist, einen Ausdruck ( Schaltung ) mit dem geringsten Aufwand an Variablen ( Anzahl Eingänge ) und Verknüpfungen ( Anzahl Logikgatter ) zu erhalten. Denn die aus der Wahrheitstabelle gewonnenen beiden möglichen Normalformen lassen sich zwar als zweistufige Schaltungen bereits technisch realisieren, wobei aber bei n Eingangsvariablen die erste Schaltungsstufe mit Gattern der Breite n ( Gatter mit n Eingängen ) aufgebaut ist. Dies führt zu einem unnötig hohen Schaltungsaufwand. Es werden daher Formen gesucht, die eine minimale Komplexität aufweisen. Der erste Schritt zum Minimum führt über die zweistufige konjunktive oder disjunktive Minimalform ( KMF oder DMF ) Da die Komplexität von DMF und KMF sehr unterschiedlich sein kann, müssen zur Erzielung einer Beschreibung mit minimaler Komplexität immer beide Minimalformen ermittelt und miteinander verglichen werden. Die wichtigsten Vereinfachungsverfahren sind: - algebraische Minimierung nach den Regeln der Schaltalgebra ( bis zu 3 Variablen praktikabel ) -graphische Minimierung z.b. mittels Karnaugh-Veitch-Diagramm ( bis zu 6 Variablen praktikabel ) -algorithmische Minimierung z.b. nach der Methode von Quine Mc Cluskey oder der Epresso-Methode eignet sich besonders für die Auswertung am Rechner Überblick über Vereinfachungsverfahren der Boolschen Algebra rechnerisch grafisch Direkte Anwendung der Methode nach KV-Diagramm Kreisgrafen nach Boolschen Algebra Quine und McCluskey Händler Vorteil: Wenig Aufwand, Vorteil: Sehr gut geeignet Vorteil: Sehr anschaulich, Vor- und Nachteile für kleine Schaltnetze gut bei vielen Eingangsgrößen Vereinfachung erfolgt in ähnlich wie beim geeignet und für Lösung mit Hilfe einem einzigen Schritt KV-Diagramm von Digitalrechnern Nachteil: Lösung stark Nachteil: Wenig anschau- Nachteil: Für mehr als von der Intuition und lich, sehr viel Schreibaufwand 6 Variablen unhandlich Erfahrung des Benutzers Vereinfachung erfolgt schrittabhängig und stellt nicht weise immer das Optimum dar Vergleichsmaß für die Komplexität von logischen Ausdrücken L = Komplexität des log. Ausdruckes A K L (A) = 2 * K + = i 1 E(Gi) K = Anzahl Verknüpfungen (Gatter Gi) E = Eingänge d. Verknüpfungen (Gatter Gi) In der Praxis hat dieses Komple xitätsmaß geringe Bedeutung, denn es geht bei der schaltungstechnischen Realisierung vorrangig darum, die Logikfunktion mit möglichst wenig integrierten Bausteinen ( Chips ) zu realisieren. Da sich aber immer mehrere gleiche Gatterfunktionen auf einem Chip befinden (z.b. beim 7400 vier NAND mit 2 Eingängen ), müssen die Minimalformen DMF und KMF in die entsprechende Gatterform ( meist NAND als Basissystem ) umgeformt werden und dann liefert der umgeformte Ausdruck mit den wenigsten Verknüpfungen das Minimum. Praktischere Minimierungs-Gesichtspunkte finden sich im Kapitel Minimierung von Schaltnetzen

13 Digitaltechnik Teil Prof. Komar Vereinfachungen mit schaltalgebraischen Rechenregeln Beispiel: Minimierung der DNF und der KNF des vorhergehenden Beispiels DNF: Q = ( A B C) ( A B C ) (A B C ) (A B C) (A B C ) Q = (A B ) (B C ) ( B C) Lösung aus DNF -> DMF 3+4 -> (A B C ) (A B C) = A B ( C C) = A B 1 = A B KNF: Q = (A B C) (A B C ) ( A B C ) Q = (A B C) ( B C ) Lösung aus KNF -> KMF 2+3 -> (A B C ) ( A B C ) = (A A ) B C = 0 B C = B C Durch anderes Zusammenfassen und Umformen erg ibt sich z.b. aus der DNF folgende weitere Lösung Q = ( B C ) ( B ( A C )) mit dem kleinsten Komplexitätsmaß für logische Ausdrücke, bei der aber die Zweistufigkeit verloren geht. Dieses kleine Beispiel zeigt bereits, daß eine Vereinfachung mit schaltalgebraischen Regeln schon bei kleinen Ausdrücken relativ schwierig sein kann und einiges an Übung erfordert. Rechner-Implementierung von Minimierungsverfahren

14 Digitaltechnik Teil Prof. Komar Vereinfachungen mit KV-Tafeln ( Karnaugh Veitch Diagramme ) Das KV-Diagramm ist nichts weiter als eine graphische, schachbrettartige Veranschaulichung der Wahrheitstafel. Die Eingangsvariablen werden dabei so zugeordnet, daß sich benachbarte Felder nur in einer Variablen unterscheiden. Für jeden Minterm wird eine 1, für jeden Maxterm eine 0 und für jeden don't care-term ein X in das entsprechende Feld der KV-Tafel eingetragen. Das Verfahren basiert darauf, daß bei zwei benachbarten Mintermen oder Maxtermen stets die Variable, die in dem einen Term negiert und in dem anderen Term unnegiert vorkommt, entfällt ( Regel ) Beispiel: (A B C) ( A B C ) = B C ( A A ) = B C ( A B C ) (A B C ) = B C ( A A ) = B C Darstellungsarten von KV-Diagrammen für 2, 3 und 4 Variable Darstellungsvarianten von KV-Diagrammen mit vier Variablen

15 Digitaltechnik Teil Prof. Komar KV-Diagramm für 5 Variable Implikanten Ein Implikant faßt Min- bzw. Maxterme einer Funktion so zusammen, dass deren Verbindung durch einen Term geringerer Komplexität, d.h. mit einer reduzierten Anzahl von Eingangsvariablen, beschrieben werden kann. Die Anzahl der in einem Implikanten zusammengefaßten Min- bzw. Maxterme bildet eine 2er-Potenz. Primimplikant: Ist ein Implikant einer Booleschen Funktion in keinem anderen Implikanten vollständig enthalten, wird er als Primimplikant bezeichnet. Kern-Primimplikanten: Enthält ein Primimplikant mindestens einen Min- oder Maxterm, der in keinem anderen Primimplikanten enthalten ist, bezeichnet man diesen als Kern-Primimplikanten. Bestimmung der disjunktiven Minimalform DMF ( konjunktiven Minimalform KMF ) mittels KV- Diagramm 1. Ausgehend von der Wahrheitstabelle wird entsprechend der Anzahl der Eingangsvariablen ein KV- Diagramm aufgestellt und entsprechend beschriftet. 2. Anhand der Wahrheitstabelle werden die Werte der Ausgangsvariablen 0, 1 oder X in die entsprechenden Felder des KV-Diagramms eingetragen. 3. Benachbarte 1-Felder ( 0-Felder ) werden zu einem Block zusammengefasst. Redundante Felder ( X = dont care ) dürfen als Lückenbüßer mit in die Blockbildung einbezogen werden. Ein Block enthält 2 n Felder. 4. Ein 1-Feld ( 0-Feld ) oder redundantes Feld darf in mehreren Blöcken integriert sein. 5. Alle so gebildeten größtmöglichen 1er-Blöcke bilden die Menge der Minterm- Primimplikanten ( 0er-Blöcke -> Maxterm-Primimplikanten ) 6. Die logische Gleichung der DMF (KMF) wird dadurch gebildet, dass aus der Menge der Primimplikanten die Kern-Primimplikanten disjunktiv = ODER verknüpft ( konjunktiv = UND verknüpft ) werden. Alle Kern-Primimplikanten besitzen einen exklusiven Min- ( Max-) Term!! 7. Die logische Gleichung wird nur dann minimal, wenn die Blöcke so groß wie möglich gewählt sind und die Anzahl der Blöcke minimal ist. Möglichkeiten der Schleifen- oder Blockbildung in KV-Diagrammen

16 Digitaltechnik Teil Prof. Komar Möglichkeiten der Blockbildung bei der Gewinnung von DMF bzw. KMF Alternative Beschreibung der Regeln für das graphische Vereinfachen mit KV-Diagramm nach der Minterm-Methode DMF ( bzw Maxterm-Methode KMF ) 1. Jede logische 1 ( 0 ) muß in eine Schleife miteinbezogen werden 2. Es sind so große und so wenige Schleifen wie möglich zu bilden 3. Nur Schleifen der Größe 2**n (1,2,4,8,16,usw) sind zulässig 4. Diagonale Schleifenbildung ist unzulässig 5. Innerhalb einer Minterm- ( Maxterm )-Schleife darf keine logische 0 ( 1 ) stehen. 6. Eine logische 1 ( 0 ) darf in mehreren Schleifen auftreten 7. Die Variablen an einer Schleife, die sowohl negiert als auch unnegiert in der Zusammenfassung vorkommen, werden weggelassen 8. Die einzelnen Variablen einer Schleife, die übrig bleiben, sind UND ( ODER ) zu verknüpfen und bei einer logischen 0 ( 1 ) der Eingangsvariable ist diese zu negieren. 9. Die einzelnen Schleifenausdrücke sind ODER ( UND ) zu verknüpfen Die mit X (don't care) gekennzeichneten frei wählbaren Terme von unvollständigen Funktionen können für die Vereinfachung herangezogen werden, indem sie in eine möglichst große Schleifenbildung miteinbezogen werden und damit dann mit einer 1 ( 0 ) belegt sind.

17 Digitaltechnik Teil Prof. Komar Minimierung nach Quine - Mc Cluskey ( Tabellenverfahren ) Beim Minimierungsverfahren von Quine und Mc Cluskey handelt es sich um eine formale, systematische Methode, die sich auf Grund des algorithmischen Verfahrens besonders für die Implementierung auf Digitalrechnern eignet. Das Quine - Mc Cluskey - Verfahren geht üblicherweise von der disjunktiven Normalform DNF der Verknüpfungsfunktion aus und führt sicher zur minimalen DMF. Für die Ermittlung der KMF muß es nur leicht modifiziert werden. Minimierungsverfahren von Quine und Mc Cluskey: 1. Ermittlung aller Minterme der Funktion 2. Zusammenfassen der Minterme in Gruppen mit gleicher Anzahl negierter Eingangsvariablen. 3. Wenn möglich, paarweise Zusammenfassung von Termen benachbarter Gruppen zu Termen geringerer Komplexität durch Anwendung der Kürzungsregel. Kennzeichnung der Terme, welche zusammengafasst wurden. 4. Wiederholung von Schritt 3 mit den zusammengefassten Termen, bis keine Vereinfachung mehr möglich ist. Dann bilden alle nicht gekennzeichneten Terme die Primimplikanten der Funktion 5. Ermittlung der Kern-Primimplikanten aus den gefundenen Primimplikanten. Die Kern-Primimplikanten gehören auf jeden Fall zur gesuchten Funktion. 6. Hinzufügen von Primimplikanten zur Funktion, bis alle Minterme berücksichtigt sind. Beispiel: Minimierung einer Booleschen Funktion nach Quine und Mc Cluskey Eintragen der Minterme in die linke Spalte einer Minimierungstabelle und schrittweises Kürzen ergibt: Die Implikanten m 0, I 1,3, I 1,4 und I 2,0 werden während der Bearbeitung nicht gekennzeichnet und sind damit Primimplikanten der Funktion. Damit erhält man folgende disjunktive Minimalform:

18 Digitaltechnik Teil Prof. Komar Ausführliche Beschreibung des Verfahrens nach Quine-Mc Cluskey Zur Vereinfachung der Darstellung wird folgende symbolische Schreibweise für die auftretenden Konjunktionen vereinbart (Binäräquivalent) : 1 für eine nicht negierte Variable 0 für eine negierte Variable - für eine nicht auftretende Variable f ( A,B,C,D ) = A B C D => g (a1,a2,a3,a4 ) = a1 a4 => Zwei Binäräquivalente lassen sich dann zusammenfassen, wenn sie sich an genau einer Stelle unterscheiden ( Regel 31 und 35 ). K1 = a1 a2 a3 a4 = K2 = a1 a2 - a4 = K1 K2 = Regel 31 K1 = a1 a2 a3 a4 = K2 = a1 a2 a3 a4 = K1 K2 = Regel 35 Bestimmung der Primimplikanten (Primterme) 1. Schritt Alle Binärelemente bzw Minterme der DNF werden in Klassen nach der Anzahl der in ihnen vorkommenden Einsen geordnet und durch den Dualwert des Binäräquivalents bezeichnet. Beispiel: g (a b c) = (a b c) (a b c) (a b c) (a b c) (a b c ) Min 1 Min 3 Min 5 Min 7 Min 4 Minterm I1.SchrittI I I I 001 I 4 I 100 I I I I 011 I 5 I 101 I I I I 111 I Im nächsten Schritt werden alle Binäräquivalente einer Klasse mit allen Elementen der unmittelbar benachbarten nächsten Klasse auf Zusammenfassbarkeit nach obigen Regeln ( ) untersucht. Sind zwei Elemente einer Spalte zusammenfassbar werden sie abgehakt und das zusammengefasste Ergebnis wird in die nächste Spalte übertragen. Dort bilden die zusammengefassten Ergebnisse zweier Klassen eine neue Klasse. In weitern Schritten werden jeweils die Klassen der neuen Spalten solange zusammengefasst, bis sich keine Elemente mehr zusammenfassen lassen ( bei n Variablen maximal n Schritte ) Die nicht abgehakten Binärelemente aller Spalten bilden dann die gesuchten Primimplikanten.

19 Digitaltechnik Teil Prof. Komar Minterm I1Schritt I 2.Schritt I 3.Schritt I I I I 001 I I I 100 I I I I I 3 I 011 I I Primimplikanten 5 I 101 I I I I I 7 I 111 I I Bestimmung der disjunktiven Minimalform DMF aus den Primtermen Die DMF ist eine Disjunktion von Primimplikanten. Die verbleibende Aufgabe besteht nun darin, unter den Primimplikanten die Auswahl für eine möglichst kurze DMF so zu treffen, daß alle Minterme der Schaltfunktion durch die Primimplikanten abgedeckt werden. Dazu werden die Primimplikanten als Zeilen in eine Tabelle eingetragen, die als Spalten die Minterme (bzw deren Indizes) der Ausgangsfunktion enthält. Indizes der Minterme Primterme c X X X X _ a b X X Zuerst werden die wesentlichen Primimplikanten ( Kernprimimplikanten ) ermittelt, die als einzige einen der Minterme allein enthalten und deshalb unbedingt für die Bildung der DMF verwendet werden müssen. Spalten die nur ein Kreuz enthalten verweisen auf Primimplikanten. In obigen Beispiel sind beide Primimp likanten wesentlich. Dann mu ss aus den nichtwesentlichen Primimplikanten die Disjunktion minimalster Länge für die Überdeckung der nicht in den wesentlichen Primimplikanten enthaltenen Minterme gesucht werden. Dies kann eventuell mit Hilfe einer weiteren Tabelle (Restmatrix) erfolgen. Hierbei kann es mehrere gleichwertige Lösungen geben. In obigen Beispiel sind beide Primimplikanten wesentlich und damit lautet die DMF: _ g (a, b, c) = ( a b ) c

20 Digitaltechnik Teil Prof. Komar Synthese von Schaltnetzen Ein Schaltnetz ist eine Anordnung, die digitale Eingangssignale X1... Xn derart verarbeitet, dass die Zustände der Signale an den Ausgängen Y1....Ym zu jedem beliebigen Zeitpunkt allein von den Zuständen der Signale an den Eingängen abhängen. ( nicht berücksichtigt sind hierbei die bei einer technischen Realisierung entstehenden Übergangs- bzw. Verzögerungszeiten ) Schematische Darstellung eines Schaltnetzes Ausgehend von der Problemstellung wird die Wahrheitstabelle aufgestellt und daraus die Schaltfunktion entwickelt. Falls die Realisierung mit Logikgattern oder programmierbarer Logik ausgeführt wird, ist die Schaltfunktion zu minimieren und dann entweder mit Grundgattern oder vorgegebenen Verknüpfungen ( z.b. als NAND- oder NOR-Realisierung ) zu verwirklichen. Allerdings läßt sich bei der Realisierung eines Schaltnetzes nicht allgemein angeben, ob bei der Minimierung die disjunktive oder die konjunktive Form zu dem geringsten Aufwand führt. Für ein möglichst einfaches Schaltnetz sind alle Möglichkeiten zu erproben und die Lösungen zu vergleichen. Schaltnetzrealisierungen mit AND, OR, NAND, NOR, WIRED-AND und WIRED-OR

21 Digitaltechnik Teil Prof. Komar Minimierung des Aufwandes von technisch realisierten Schaltnetzen Randbedingungen bei der Minimierung der technischen Schaltnetzrealisierung können sein: - Kosten - Verarbeitungs-Geschwindigkeit - Verdrahtungsaufwand - Typenvielfalt von Gattern Dies kann auf folgende Anforderungen führen: - Minimale Anzahl von Eingängen der Schaltgatter - Minimale Anzahl von Schaltgattern - Minimale Anzahl von Schaltstufen ( möglichst zweistufig ) - Keine Kopplung verschiedener Funktionen Die Forderung einer Minimierung ist abhängig von der Realisierung des Schaltnetzes mit : Realisierung Minimierung - festverdrahteter Logik (Gatter usw) nötig - Multiplexer nicht nötig - Festwertspeicher (PROM, EPROM usw ) nicht nötig - Programmierbare Logik PLD nötig Bildet man im KV-Diagramm 'möglichst wenig' und 'möglichst große' Schleifen, so erhält man einen Schaltausdruck für ein minimales disjunktes ( DMF ) oder minimales konjunktes ( KMF ) zweistufiges Schaltnetz. 'Möglichst wenig' minimiert die Anzahl der Verknüpfungsglieder und 'möglichst groß' die Anzahl der Eingänge der Verknüpfungsglieder. Durch weiteres Zusammenfassen (Ausklammern) mit Hilfe der schaltalgebraischen Rechenregeln kann eventuell die Anzahl der Eingänge und/oder Verknüpfungsglieder weiter reduziert werden, die Zweistufigkeit des Schaltnetzes geht dann aber meist verloren. Zweistufigkeit bedeutet, daß jede Schaltfunktion entsprechend ihrer DNF/DMF bzw. KNF/KMF mit maximal zwei Schaltstufen realisiert werden kann (wobei evtl. notwendige Negationen der Eingangsvariablen nicht berücksichtigt sind). Die oben aufgeführten Minimierungsregeln sind in der Praxis von etwas eingeschränktem Nutzen, weil - z.b. die Eingangssignale ( negiert oder unnegiert ) nicht alle gleich gut verfügbar sind - die Verknüpfungsglieder in der Regel nicht einzeln verfügbar, sondern mehrere auf einem Baustein gemeinsam untergebracht sind. Das Optimierungskriterium lautet dann 'möglichst wenige Bausteine'. Dieses Kriterium ist vorrangig, denn weniger Bausteine beanspruchen weniger Platz, erzeugen weniger Verlustleistung, ermöglichen ein einfacheres Layout und bieten aufgrund der geringeren Anzahl von äußeren Verbindungen höhere Zuverlässigkeit. - bei Schaltfunktionen mit mehreren Ausgängen ( Multi-Output- Schaltnetze ) sich die beiden Minimierungskriterien widersprechen können. Denn hierbei kann entgegen obigen Regeln durch die mehrfache Verwendung von übereinstimmenden Termen (konforme Terme) in den KV-Diagrammen der minimalste Gesamtaufwand erzielt werden. - weiterhin kann durch die reale Gatterlaufzeit die Anzahl der Schaltstufen ein entscheidendes Optimierungs kriterium werden ( Arbeitsgeschwindigkeit des Schaltnetzes ) Multi-Output-Minimierung 1 Multi-Output-Minimierung 2

22 Digitaltechnik Teil Prof. Komar Bausteine der Digitaltechnik Um vom abstrakten Verknüpfungsgebilde der Schaltalgebra zur konkreten, elektronisch realisierten Schaltung zu gelangen, muß festgelegt werden, welche Spannungsintervalle den logischen Werten 0 und 1 zu zuordnen sind. Dies führt zu den beiden Möglichkeiten der positiven und negativen Logik. Neben den Spannungsintervallen High = H und Low = L gibt es einen undefinierten Pegelbereich und da alle physikalischen Größen und damit auch Spannungen einen zeitkontinuierlichen Verlauf aufweisen, muß verhindert werden, daß die zeitlichen Verläufe von schaltalgebraischen Größen ebenfalls unbestimmte Bereiche aufweisen ( Logik? ). Eine mehr oder weniger willkürliche Möglichkeit dies zu verhindern, besteht darin, den neuen logischen Wert erst dann anzusetzen, wenn die Spannung die Grenzen des zugehörigen Intervalls erreicht hat. Abbildung stetiger Signalverläufe auf Binärwerte Positive und negative Logik Die Logikzustände 0 und 1 dienen nur der abstrakten Beschreibung der logischen Verknüpfung von binären Variablen und die Funktion der logischen Schaltung wird mit den Logikzuständen in der Wahrheitstabelle dargestellt. Die technische Realisierung ist hierbei völlig offen. Die Logikpegel L = Low und H = High sind als Spannungspegel die technische Realisierung dieser Logikzustände mittels Schaltkreistechnik. Das physikalische Verhalten eines Schaltelements wird eindeutig in Arbeitstabellen mit den Logikpegeln L und H beschrieben. Derjenige Spannungspegel, der dichter bei - liegt, heißt L - und derjenige der näher bei + liegt, heißt H - Pegel. Zuordnung zwischen Logik-Zustand und Logik-Pegel Zwischen den zwei Logikzuständen 0, 1 und den zwei Logikpegeln L, H der technischen Realisierung bestehen zwei Zuordnungsmöglichkeiten: Positive Logik mit 0 <=> L und 1 <=> H oder Negative Logik 0 <=> H 1 <=> L In Datenblättern findet man im allgemeinen Arbeitstabellen, um die Zuordnung offen zu halten, wobei die Funktionsbezeichnung des Bausteins sich üblicherweise auf positive Logik bezieht. Ersetzen der Logikpegel in der Arbeitstabelle durch Logikzustände liefert je nach gewählter Zuordnung die Wahrheitstabellen von dualen logischen Funktionen. Man kann somit z.b. ein Schaltelement, abhängig von der gewählten Zuordnung, entweder als NAND- oder als NOR-Element einsetzen ( UND/ODER, EXOR/EXNOR ).

23 Digitaltechnik Teil Prof. Komar Verknüpfung bei Anwendung positiver bzw. negativer Logik TTL-Baustein SN 7432 a) Anschlussanordnung b) Arbeitstabelle In den Schaltplänen der Digitaltechnik erfolgt mit dem Negationskreis oder dem Polaritätsindikator am Schaltsymbol die Zuordnung zwischen externen und internen Logikzuständen und Logikpegeln. Innerhalb der Schaltsymbole gelten nur die Logikzustände 0/1, außerhalb der Symbole können Logikzustände (Negationskreis) oder Logikpegel (Polaritätsindikator) dargestellt sein. Negationskreis und Polaritätsindikator dürfen nicht im gleichen Schaltplan verwendet werden. Kennzeichnung der Anschlüsse durch Negationskreis und Polaritätsindikator Umformung von Schaltsymbolen mit Polaritätsindikatoren in Schaltsymbole mit Inversionskreisen

24 Digitaltechnik Teil Prof. Komar Binäre Schalter Schaltende Kontakte bzw. Schalter sind die geeigneten Bauelemente für logische Schaltungen, d.h. für Schaltungen welche schaltalgebraische Operationen verwirklichen. Heutzutage sind nur noch Schalter von Bedeutung, welche auf dem Halbleitereffekt beruhen ( Transistor ). Basisschaltungen für logische Operatoren nennt man Schaltglieder oder auch Gatter. Für die schalterorientierte Realisierung solcher Gatter gibt es die Varianten des Ein- und Zweischalterprinzips. Technisch ist die Zweischalteranordnung günstiger, da bei der Einschalteranordnung durch die Unterschiede in den Widerstandswerten der einzelnen Zweige ein unsymmetrisches Umschaltungs- und Belastungsverhalten entstehen kann. Beim Zweischalterprinzip sollten aber beide Kontakte möglichst nicht gleichzeitig geschlossen werden, um hohe Querströme zu vermeiden. Schalterstellungen beim Einschalterprinzip Schalterstellungen beim Zweischalterprinzip Parallelschaltung beim Einschalterprinzip Serienschaltung beim Einschalterprinzip Wirkungsweise beim Zweischalterprinzip Duale Anordnung beim Zweischalterprinzip Anhand der Beispiele wird deutlich, daß sich NAND und NOR auf einfachste Weise realisieren lassen und diese Einfachheit bleibt auch bei Halbleiterschaltungen erhalten. UND- und ODER-Schaltglieder sind nicht so einfach aufzubauen. NAND- und NOR-Gatter bilden jeweils ein Basissystem. D.h., es reicht ein einziger Schaltungstyp z.b. NAND aus, um damit alle möglichen Schaltungsfunktionen zu realisieren.

25 Digitaltechnik Teil Prof. Komar Schaltungstechnische Realisierung logischer Funktionen Möglichkeiten einer technischen Logik-Realisierung Integrierte Schaltung im Gehäuse SSI MSI LSI VLSI ULSI Integrationsdichte digitaler Bausteine Baustein mit Anschlussbelegung der integrierten logischen Gatter Beim Einsatz integrierter Schaltungen ICs braucht man sich nicht mehr um ihren inneren Aufbau zu kümmern, sollte aber die Unterschiede der gebräuchlichsten Schaltungsfamilien hinsichtlich Betriebsspannung, Logik- Pegel, Leistungsaufnahme, Impulsverzögerungszeiten und Ausgangsbelastbarkeit kennen. Heute gebräuchliche digitale IC-Schaltungstechniken sind TTL -> Transistor - Transistor - Logik CMOS-> Complementary Metal - Oxid - Semiconductor ECL -> Emitter - Coupled - Logic Häufig verwendete logische Bausteine aus der TTL-Familie Schaltkeisfamilien A Advanced, C CMOS, H High Speed, L Low Power, S Schottky U DD Versorgungsspannung, P V Verlustleistung, t PD Verzögerungszeit

26 Digitaltechnik Teil Prof. Komar Logikfamilien. Die früher übliche Standard TTL-Serie 74XXX wurde durch die TTL-Serie 74LSXXX abgelöst, wobei L für Low Power und S für Schottky steht. Diese Bausteine haben geringere Verlustleistung bei gleicher Schaltzeit ( Verzögerungszeit ). Kennzeichnend für alle TTL-Familien ist der Multiemittereingang. Der Betrieb der Transistoren in der Sättigung bedingt hohe Gatterlaufzeiten. Durch parallel zur Kollektor-Basis -Strecke geschaltete Schottky-Dioden lässt sich die Sättigung verhindern und die Schaltgeschwindigkeit erhöhen ( TTL-S ). Oder es läßt sich durch hochohmigere Schaltungsdimensionierung bei gleicher Geschwindigkeit eine geringere Verlustleistung erzielen ( TTL-LS = Low-Po wer-schottky ). Prinzipschaltung des NAND-Gatters 7400 in Standard-TTL Inverter in CMOS-Technik Heute haben sich daneben als weiterer Standard die CMOS Logik-Familien etabliert. Die Hauptvorteile der CMOS-Logikfamilie gegenüber TTL sind ein erweiterter Betriebsspannungsbereich von 3 bis 15 V, ein höherer Störabstand, deutlich geringerer Stromverbrauch und ein höherer Integrationsgrad. Nachteilig sind die geringere Schaltgeschwindigkeit und die Anfälligkeit gegenüber statischen Aufladungen. Die ältere CMOS-Serie 40XX mit einer relativ langen Impulsverzögerungszeit von 50 ns wird durch die neue CMOS-Familie 74HCXXX (High-Speed CMOS Logik Family) mit Schaltzeiten von 10 ns und weitgehender TTL-Kompatibilität abgelöst. Völlig TTL-kompatibel ist die CMOS-Serie 74HCTXXX. Durch die komlementäre MOS-Logik, die aus selbstsperrenden MOSfets aufgebaut ist, fließt lediglich während des Ums chaltens ein kleiner Querstrom. Im stationären Zustand fließt praktisch kein Strom. Die Verlustleistung von CMOS-Gattern ist deswegen proportional mit der Schaltfrequenz. Wegen der niedrigen Stromaufnahme und des großen Betriebsspannungsbereiches sind CMOS-Schaltungen für Batterie -betriebene Geräte besonders geeignet. Offene Eingänge von CMOS-Gattern müssen an Masse bzw. Betriebsspannung angeschlossen werden. Typische Daten von CMOS-Bausteinen

27 Digitaltechnik Teil Prof. Komar Leistungsaufnahme von CMOS-Bausteinen in Abhängigkeit von der Frequenz Geschwindigkeits-Leistungsdiagramm der Logikfamilien Verzögerungszeit-Leistungs-Produkt (Geschwindigkeits-Leistungsprodukt) Produkt aus Verlustleistung P v und Impulsverzögerungszeit t Pd in Picojoule. Gütekriterium für logische Schaltkreisfamilien, da möglichst geringe Verlustleistung P v und kurze Schaltzeit t Pd gegenläufige Eigenschaften sind. Je kleiner das Verzögerungszeit-Leistungs-Produkt desto teuerer die Logik-Familie. Impulsverzögerungszeit ( Schaltzeit, Gatterlaufzeit ) gibt an, wie schnell das Umschalten eines Schaltgatters erfolgt. tphl = Impulsverzögerungszeit beim Übergang vom H- zum L-Pegel tplh = Impulsverzögerungszeit beim Übergang vom L- zum H-Pegel tpd = ( tphl + tplh ) / 2 propagation delay time typische Impulsverzögerungszeit Signalverläufe des Eingangs- und Ausgangsimpulses eines Inverters Anstiegs-, Abfallzeit und Impulsdauer

28 Digitaltechnik Teil Prof. Komar Spannungspegel und Übertragungskennlinien Die Übertragungskennlinie stellt üblicherweise die Ausgangs Ua -über der Eingangsspannung Ue eines Inverters der jeweiligen Bausteinfamilie dar. Vom Hersteller wird garantiert, daß seine Bausteine auch noch im ungünstigsten Fall (worst case) über dem gesamten zulässigen Betriebsspannungsbereich, dem Arbeitstemperaturbereich und bei maximaler Ausgangsbelastung ( fan out ) die Logikpegel einhalten. Eingangs- und Ausgangsspannungspegel der TTL-Schaltkreisfamilie Eingangs- und Ausgangsspannungspegel der CMOS- Logikfamilie Übertragungskennlinie eines Inverters U I = Eingang U Q = Ausgang Die statische Störsicherheit gibt die höchstzulässige Spannungsänderung an den Eingängen an, die den Ausgangszustand noch nicht ändert. Definition des statischen Störspannungsabstandes Die dynamische Störsicherheit gibt an, wie lange eine Störspannung bestimmter Größe an den Eingängen liegen darf, ohne daß sich der Ausgangszustand ändert. Typische dynamische Störspannungsabstände S einer TTL-Standardschaltung als Funktion der Impulsbreite T i

29 Digitaltechnik Teil Prof. Komar Eingangslastfaktor (fan in) Jeder Gattereingang belastet den vorhergehenden Schaltkreisausgang. Der Eingangslastfaktor 1 ist diejenige Belastung, die ein Eingang des Grundgatters (meist NAND) der jeweiligen Schaltkreisfamilie darstellt. Die sogn. Standard TTL-Last gilt für das TTL-Gatter 7400 und der Eingangsstrom I IL beträgt bei L-Pegel ma ( der Strom fließt aus dem Gattereingang heraus) und bei H-Pegel I IH = + 40 ua (der Strom fließt in den Gattereingang hinein). Zufließende und abfließende elektrische Ströme, abhängig von den Schaltpegeln, dargestellt am Beispiel von hintereinander geschalteten Invertern ( NICHT-Gatter ) TTL-Last bei Low-Potential TTL-Last bei High-Potential Ausgangslastfaktor ( fan out ) gibt an, mit welcher maximalen Anzahl von Gattereingängen des Eingangslastfaktors 1 der gleichen Schaltkreisfamilie ein Ausgang belastet werden darf. Die Ausgangslastfaktoren bei L-Pegel F QL und H-Pegel F QH können unterschiedlich sein. Der jeweils kleinere ist maßgebend. Bei der Kombination verschiedener Schaltkreisfamilien müssen die Lastverhältnisse berechnet werden. Eingangsströme I I, Ausgangsströme I Q und Ausgangslastfaktoren F Q verschiedener TTL-Logikfamilien

30 Digitaltechnik Teil Prof. Komar Fehler durch Signallaufzeiten Hazard bezeichnet das kurzzeitige fehlerhafte Schaltverhalten ( Spikes ) eines Schaltnetzes, verursacht durch unterschiedliche Signallaufzeiten der einzelnen Gatterbausteine im Schaltnetzinneren. Bei nachgeschalteten trägen Funktionseinheiten (optische Anzeige, Relais usw) werden durch Hazards keine Fehler verursacht. Races (Wettläufe) können in rückgekoppelten Schaltnetzen (asynchrone Schaltwerke) durch unterschiedliche Signallaufzeiten in den verschiedenen Rückkopplungspfaden auftreten und zu instabilen Zuständen oder ungewollten Endzuständen führen. Beispielschaltung und Wertetabelle ( alle Gatter haben die gleiche Verzögerungszeit 1 * t p ) Resultierende Zeitliniendiagramme mit Beispielen von Störimpulsen Als statischer Hazard wird ein kurzzeitiger Wechsel eines Signals bezeichnet, das eigentlich statisch 0 oder statisch 1 hätte bleiben sollen. Einen kurzzeitigen mehrfachen Wechsel eines Signals, das sich eigentlich nur einmal hätte ändern sollen, nennt man einen dynamischen Hazard. Hazards können dadurch entstehen, dass - sich mehrere Eingangssignale nicht genau gleichzeitig ändern ( Funktionshazard, funktioneller Hazard ) - sich zwar nur ein Eingang verändert, aber als Folge von Laufzeiten in der Schaltungsstruktur sich unerwünschte Zwischenzustände einstellen ( Strukturhazard, struktureller Hazard )

31 Digitaltechnik Teil Prof. Komar Kennzeichnung von Hazards Entstehung von Hazards und Abhilfe Statische Strukturhazards lassen sich in KV-Tafeln an unverbundenen Vereinfachungsblöcken erkennen und durch zusätzliche Blöcke immer beseitigen. Man erhält Schaltnetze, die frei von statischen und dynamischen Strukturhazards sind, wenn man bei der Minimierung alle Vereinfachungsblöcke berücksichtigt, die ihrerseits nicht Bestandteil größerer Blöcke sind. Man berücksichtigt dann alle Primterme. _ Entstehung eines statischen 0-Hazards _ Y = ( S A ) ( S B ) Abhilfe durch -> Y = ( S A ) ( S B ) ( A B ) Vorgehen zum Eliminieren von Hazards 1. Erzeugen der Minimalform einer gegebenen Booleschen Funktion 2. Überprüfen der verwendeten Primimplikanten, ob durch einen Einkomponentenübergang (Änderung einer einzelnen Eingangsvariable ) ein Wechsel von einem aktiven Primimplikanten auf einen zweiten aktiven Primimplikanten erfolgt. Solch ein Wechsel ist eine potentielle Gefahrenstelle für das Auftreten von Hazards. 3. Erweitern der Minimalform durch zusätzliche redundante Primimplikanten derart, dass die Hazardgefährdeten Einkomponentenübergänge durch die zusätzlichen Primimplikanten überdeckt und damit ungefährlich gemacht werden.

32 Digitaltechnik Teil Prof. Komar Ausgangsschaltungen Bei digitalen Bausteinen üblich sind Gegentaktausgang Tri-State-Ausgang und Open-Collector-Ausgang. Beim Gegentaktausgang wird nur jeweils einer der beiden Transistoren T1 oder T2 durchgeschaltet. Ausgänge von Bausteinen mit Gegentaktausgang dürfen nicht parallel geschaltet werden. Ein Tri-State-Ausgang kann zusätzlich zu diesen beiden Zuständen in den hochohmigen (High-Z) Zustand gebracht werden, bei dem beide Ausgangstransistoren gleichzeitig sperren. Dies geschieht mit Hilfe des Steuersignals OE (Output Enable). Mehrere derartiger Ausgänge können parallel geschaltet werden und eine gemeinsame Sammelleitung (Bus) bilden. Durch geeignete Ansteuerung der OE-Eingänge muß dann dafür gesorgt werden, daß jeweils höchstens ein Ausgang den hochohmigen Zustand verläßt und ein Signal auf den Bus legt. Ausgangsschaltungen bei TTL-IC Verdrahtete Verknüpfung mit Open-Collector-Ausgängen Ein Open-Collector-Ausgang benötigt einen externen Widerstand (Pull up) zwischen Kollektor und Pluspol. Wenn T leitet liegt dadurch am Ausgang L-Pegel und wenn T sperrt H-Pegel. Zur Ansteuerung von Leistungsbauteilen (Relais, LEDs) vertragen diese Ausgänge oft höhere externe Spannungen und höhere Ausgangsströme. Außerdem eignen sie sich gut für die Anpassung von Logikfamilien mit unterschiedlichen Betriebsspannungen ( TTL-CMOS ) Beim Parallelschalten von OC-Ausgängen dominiert der L-Pegel und dadurch wirkt das Zusammenschalten der Ausgänge in positiver Logik wie ein UND ( verdrahtetes UND, wired AND ). Bei zusammengeschalteten Open-Emitter-Ausgängen der ECL-Logik dominiert der H-Pegel und es entsteht ein verdrahtetes ODER. Diese Verknüpfungen, die sich durch das Zusammenschalten von Bausteinen zusätzlich ergeben, werden als Phantomverknüpfungen bezeichnet. Durch den Einsatz dieser Phantomverknüpfungen läßt sich der Aufwand beim Aufbau digitaler Schaltungen vermindern. 3-state-Ausgänge ( Bildung eines 1 Bit-Bus ) Schaltsymbole für verdrahtete Verknüpfungen ( wired AND )

33 Digitaltechnik Teil Prof. Komar Bus-Systeme Der Datenaustausch zwischen hochintegrierten digitalen Bausteinen oder Baugruppen erfolgt über Bussysteme. Auf einem unidirektionalen Bus wird die Information immer nur in einer Richtung über den Bus geschickt, bei einem bidirektionalen Bus in beide Richtungen. Parallele Bussysteme bestehen aus mehreren Sammelleitungen ( 8-, 16-, 32- und 64-Bit Breite üblich ) an die jeweils wieder mehrere Bausteine ( Sender und Empfänger ) angeschlossen sind. Über zusätzliche Steuerleitungen wird der sendende Baustein freigegeben (es darf immer nur ein Baustein seine Information auf die Busleitung legen) und meist auch der empfangende Baustein. Bei seriellen Bussystemen für Übertragung über größere Entfernungen legt der Sender die einzelnen Bit nacheinander auf die Leitung. Bus-Systeme können mit Open-Collector-Bausteinen aufgebaut werden, doch meistens verwendet man hierzu Bausteine mit Tri-State-Ausgang. Wenn bei Bausteinen die Treiberleistung für den Bus-Betrieb nicht ausreicht ( MOS), dann müssen spezielle Bus-Treiber-Bausteine zwischengeschaltet werden. CS = chip select; Baustein-Auswahl mit L-Signal Bidirektionaler Bus-Treiber mit Möglichkeit CE = chip enable; Baustein-Freigabe mit H-Signal der Leitungstrennung ( tristate ) 1-Bit-Busleitung, durch Open-Collector-Ausgänge und Tristate-Ausgänge getrieben

34 Digitaltechnik Teil Prof. Komar Spezielle Schaltnetz-Bausteine Häufig verwendete Schaltnetz-Funktionen werden von den Herstellern fertig als höherintegrierte Bausteine angeboten. Vergleicher (Komparator) Mit einem Vergleicher kann geprüft werden, ob ein Zahlenwert zu einem zweiten Zahlenwert gleich, größer oder kleiner ist. Der Vergleicher im Beispiel soll für zwei je zweistellige Dualzahlen A = (A1 A0) und B = (B1 B0) ausgelegt werden. Das Vergleichsergebnis ist mit drei Ausgangsvariablen zu melden GR = 1 für A > B KL = 1 für A < B GL = 1 für A = B Da GR und KL sich nur durch Vertauschen von Ai und Bi unterscheiden, braucht die Minimierung nur für eine von beiden durchgeführt werden und die andere erhält man durch Vertauschen der Ai und Bi in der Schaltfunktion. Wenn weder GR=1 noch KL=1, dann gilt GL=1. Entwurf eines Vergleichers Mit dem TTL-Baustein SN 7485 lassen sich zwei je vierstellige Variable (4 Bit-Zahlen) vergleichen. Er liefert drei Ausgangssignale Y2=1 für A > B, Y0=1 für A < B und Y1=1 für A = B. Die zusätzlichen Erweiterungseingänge I0, I1 und I2 werden beim Vergleich von mehr als vierstelligen Variablen benötigt. Im Beispiel der Serienerweiterung mit zwei SN 7485 zum Vergleich zweier Bytezahlen ( 8 Bit ) werden die Ausgänge des Komparators für das niederwertige Halbbyte mit den Erweiterungseingängen des zweiten Vergleichers verbunden. Dieses Prinzip läßt sich fortsetzen, allerdings führt jede zusätzliche Stufe zu einer zusätzlichen Verzögerung. Auszug aus dem Datenblatt zum TTL-IC SN7485

35 Digitaltechnik Teil Prof. Komar Serien-Erweiterung Parallel-Erweiterung Halb- und Volladdierer Ein Halbaddierer ist eine Schaltung, mit der zwei Dualziffern (1 Bit) ohne Berücksichtigung eines eventuellen Übertrages ( Carry ) aus einer vorangehenden Stufe, addiert werden. Ein Volladdierer berücksichtigt den Übertrag einer vorhergehenden Stufe. Die Kernfunktion der Halbaddiererschaltung ist das Anivalenzgatter und die Volladdiererschaltung besteht im Prinzip aus zwei Halbaddierern. Entwurf eines Halbaddierers Entwurf eines Volladdierers Zur Addition von mehrstelligen Eingangsgrößen wird eine entsprechende Anzahl von Volladdierern zu einer Schaltung mit Serienübertrag ( Ripple Carry ) oder mit Parallelübertrag ( Carry - Look-ahead ) zusammengeschaltet. Beim Serienübertrag bedingt das Durchschleifen der Übertragssignale von der niedrigsten bis zur höchsten Stelle ( ripple through carry ) lange Laufzeiten. Deswegen benutzen integrierte Paralleladdiererbausteine für größerer Stellenzahl das aufwendigere carry -lookahead-prinzip. Hierbei wird ein Übertragsgenerator (Schaltnetz ) benötigt, bei dem die Übertragungsfunktionen als kombinatorische Schaltfunktionen der Eingangssignale aller Stellen in einem Schaltnetz mit geringer Stufenzahl gebildet werden. Addierer mit Serienübertrag ( Ripple Carry )