E Zahlendarstellungen und Rechnerarithmetik

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1 E Zahlendarstellungen und Rechnerarithmetik Einordnung in das Schichtenmodell: 1. Darstellung positiver ganzer Zahlen 2. binäre Addition 3. Darstellung negativer ganzer Zahlen 4. binäre Subtraktion 5. binäre Multiplikation 6. binäre Division 7. Festkommazahlen 8. Gleitkommazahlen 1 E Darstellung positiver ganzer Zahlen Darstellung positiver ganzer Zahlen in positionaler Notation (auch als Stellenwertsystem bezeichnet) positive n-stellige ganze Dezimalzahl x: x = (x n 1 x n 2... x 2 x 1 x ) 1 n = x n 1 1 n 1 + x n 2 1 n x x 1 = 1 i x i 1 i= mit x i {,1,2,3,4,5,6,7,8,9} Beispiel: = positive n-stellige ganze Binär- oder Dualzahl y: y = (y n 1 y n 2... y 2 y 1 y ) 2 = y n 1 2 n 1 + y n 2 2 n y y y 2 n = 1 y i i= mit y i {,1} Beispiel: = = 29 1 i Darstellung positiver ganzer Zahlen (2) allgemein: b-adisches Zahlensystem Jede natürliche Zahl z mit z b n 1 ist eindeutig als n-stellige Zahl zur Basis b darstellbar: z = (z n 1 z n 2... z 2 z 1 z ) b = z n 1 b n 1 + z n 2 b n z 2 b 2 + z 1 b 1 + z b mit Ziffer z i {,1,2,...,b 1} n = 1 i= i z i b Typische Werte für Basis b: b = 2: Dualzahl b = 8: Oktalzahl z i {,1,2,...,7} b = 1: Dezimalzahl b = 16: Hexadezimalzahl mit z i {,1,2,...,9,A,B,C,D,E,F} Beispiel: FE1 16 = = E-3 E-4

2 1.1 Darstellung positiver ganzer Zahlen (3) Algorithmus zur Umwandlung einer ganzen Zahl z aus dem Dezimalsystem in eine Zahl x zur Basis b: i= wiederhole, bis z=: berechne z=z/b (ganzzahlige Division mit Rest) notiere Rest r i i=i+1 Reste stellen das gesuchte Ergebnis dar: x =(r i-1... r 1 r ) b Beispiel: Umwandlung von z = 29 1 in eine Binärzahl x 29/2 = 14, Rest r = 1 14/2 = 7, Rest r 1 = 7/2 = 3, Rest r 2 = 1 3/2 = 1, Rest r 3 = 1 1/2 =, Rest r 4 = 1 Ergebnis: x =(r 4 r 3 r 2 r 1 r ) 2 =(1111) 2 = Zahlendarstellungen im Digitalrechner ausschließliche Verwendung von Binärzahlen, die auf Worte einer Breite von n Bit abgebildet werden im Prozessor stehen zur Speicherung ganzer Zahlen mehrere n-bit Register (realisiert durch n Flip-Flops) zur Verfügung typische Wortbreiten: n = 8: Byte, in Mikroprozessoren der ersten Generation, wie z.b. Intel 88 oder Z8 n = 16: Wort in Minicomputern und Mikroprozessoren der zweiten Generation, wie z.b. PDP-11, Intel 886, Motorola 68 n = 32: Doppelwort in Mikroprozessoren der dritten Generation, wie z.b. Intel Pentium, Motorola 684 n = 64: Quadwort in aktuellen Hochleistungsprozessoren, wie z.b. PowerPC, Alpha 21264, UltraSPARC, Intel Itanium E-5 E-6 2 binäre Addition 2 binäre Addition (2) Addition zweier positiver n-stelliger Binärzahlen a und b kann stellenweise von rechts nach links durchgeführt werden (der handschriftlichen Addition zweier Dezimalzahlen entsprechend!) in jeder Stelle i kann ein Übertrag c i = 1 auftreten ( Carry ) Gilt für die Summe s = a + b 2 n, so kann das Ergebnis nicht mehr als n-bit Zahl dargestellt werden; es entsteht ein (n+1)-tes Summenbit, das als Überlauf ( Overflow ) bezeichnet wird Addition der niedrigstwertigen Bits von a und b erfordert einen Halbaddierer, der aus a und b sowohl die Summe s als auch den Übertrag (Carry) c ermittelt: Verzögerung für c : τ (mit τ = Gatterlaufzeit), Verzögerung für s : τ oder 2τ (je nach Realisierung) E-7 E-8

3 2 binäre Addition (3) Addition von a i, b i und c i 1 an den Bitpositionen i = 1,..., n 1 erfordert einen Volladdierer (FA = Full Adder ), der die Summe s i und den Übertrag c i bestimmt: 2.1 einfache Addierwerke paralleles binäres Addierwerk: n Volladdierer ermöglichen Addition zweier n-bit Zahlen: Verzögerung je nach Pfad und Realisierung: 2τ bis 4τ an Bitposition genügt bei der Addition zweier positiver Zahlen auch ein Halbaddierer im ungünstigen Fall kann ein an Position entstehender Übertrag die Bitstellen 1 bis n 1 durchlaufen und s 1 bis s n 1 verändern auch als Ripple Carry -Addierer (RCA) bezeichnet resultierende maximale Verzögerung: 2τ + (n 1) 2τ = 2nτ E-9 E einfache Addierwerke (2) serielles binäres Addierwerk: benötigt nur einen Volladdierer, ein Flip-Flop und drei n-bit Schieberegister (für Summanden a, b und Ergebnis s): synchrones Schaltwerk; Flip-Flop muß jedoch zuvor initialisiert werden in Takt i wird Ergebnisbit s i aus a i, b i und c i 1 bestimmt Addition von zwei n-bit Zahlen benötigt n Taktzyklen 2.2 Carry Look-Ahead Addierer für eine schnelle Addition ist RCA mit einer maximalen Verzögerung von 2nτ ungeeignet gibt es auch eine schnellere Möglichkeit, zwei n-bit Zahlen zu addieren? Idee: Ersetzung des sequentiellen Übertrag-Durchlaufs durch eine parallele Vorausberechnung aller Überträge c i Ansatz: Betrachte i-ten Volladdierer eines RCA Es gilt: c í = a i b i + (a i + b i ) c i 1 := G i + P i c i 1 Generate : G i = a i b i gibt an, ob in Stelle i ein Übertrag erzeugt wird Propagate : P i = a i + b i gibt an, ob in Stelle i ein Übertrag propagiert wird (P i = 1) oder nicht (P i = ) E-11 E-12

4 2.2 Carry Look-Ahead Addierer (2) für die Überträge c i ergibt sich somit: c = a b := G c 1 = a 1 b 1 + (a 1 + b 1 )c := G 1 + P 1 G c 2 = G 2 + P 2 G 1 + P 2 P 1 G c 3 = G 3 + P 3 G 2 + P 3 P 2 G 1 + P 3 P 2 P 1 G c 4 = G 4 + P 4 G 3 + P 4 P 3 G 2 + P 4 P 3 P 2 G 1 + P 4 P 3 P 2 P 1 G c 5 = Carry Look-Ahead Addierer (3) Carry Look-Ahead Addierer (CLA), hier für n = 4 Bit: hier mit P i = a i b i anstatt P i = a i + b i Verzögerung: zur Bestimmung aller P i und G i : τ zur Bestimmung aller Signale c i bei gegebenen P i und G i : 2τ (jedoch werden zur Bestimmung von c i mehrere große UND-Gatter mit max. i +1 Eingängen und ein großes ODER-Gatter mit i +1 Eingängen benötigt Annahme eines einheitlichen τ ist unrealistisch!) E-13 E Carry Look-Ahead Addierer (4) ein vollständiger n-bit CLA benötigt zur Addition zweier n-bit Zahlen die Zeit 4τ (unabhängig von n)! Probleme des vollständigen n-bit CLA: hoher Aufwand für große n Gatter mit bis zu n + 1 Eingängen erforderlich hoher fan-in Gatterausgänge P i und G i sind mit bis zu (n +1) 2 / 4 Gattereingängen verschaltet hoher fan-out vollständiger CLA ist nicht praktikabel! Kombination von RCA und CLA als Alternative: 2.3 Carry-Select Addierer Idee: in einem m-bit Addierblock werden zunächst die Summenbits s i+m 1, s i+m 2,..., s i sowohl für c i = als auch für c i =1 bestimmt das richtige Ergebnis wird später bei Vorliegen des Signals c i 1 über einen Multiplexer ausgewählt Beispiel: 4-Bit Carry-Select Addierblock als m-bit Addierer kann hier wahlweise ein RCA oder ein CLA verwendet werden! E-15 E-16

5 2.4 Carry-Save Addierer (CSA) Idee: Addition von mehreren Zahlen, Berücksichtigung entstehender Überträge erst bei der Addition des nächsten Summanden ein m-bit CSA-Baustein ermöglicht eine partielle Addition von drei m-bit Zahlen ein RCA oder CLA dient der Addition der noch verbleibenden Überträge zur Addition von k Zahlen werden k 2 CSA benötigt 3 Darstellung negativer Zahlen Sollen positive und negative Werte z als Zahlen zur Basis b in n Stellen kodiert werden, so stellt die höchstwertige Ziffer z n 1 das Vorzeichen dar (positiv bei z n 1 =, negativ bei z n 1 = b 1) für positive Zahl gilt stets: z = ( z n-2 z n-3... z 1 z ) b zur Kodierung negativer Zahlen gibt es drei Möglichkeiten (jeweils mit z i = b 1 z i ): A) Vorzeichen und Betrag: z := (b 1 z n 2 z n 3... z 1 z ) b B) (b 1) -Komplement: z := (b n 1) z = (b 1 z n 2 z n 3... z 1 z ) b C) b-komplement: z := b n z = (b 1 z n 2 z n 3... z 1 z ) b + 1 bei den Kodierungen gemäß A) und B) hat die Zahl jeweils zwei Darstellungen E-17 E-18 3 Darstellung negativer Zahlen (2) für Binärzahlen (d.h. für eine Basis b = 2) ergibt sich: Bei Verwendung von Vorzeichen und Betrag wird zur Kodierung einer negativen n-bit Zahl das Vorzeichenbit z n 1 invertiert Beispiel: z = = 45 1 z = = 45 1 Das (b 1)-Komplement wird Einerkomplement genannt; die Kodierung von z erhält man, indem man alle Bitstellen einer positiven n-bit Zahl z invertiert. Es gilt: z := (2 n 1) z Beispiel: z = = 45 1 z = = 45 1 Das b-komplement wird Zweierkomplement genannt; die Kodierung von z erhält man, indem man zum Einerkomplement eine 1 hinzuaddiert. Es gilt: z := 2 n z Beispiel: z = = 45 1 z = = Darstellung negativer Zahlen (3) darstellbarer Zahlenbereich für im Einerkomplement kodierte n-bit Zahlen z: 2 n z 2 n 1 1 Beispiel: für n = 8 ist kleinste negative darstellbare Zahl: 1 2 = größte negative darstellbare Zahl: = 1 1 größte positive darstellbare Zahl: = es können alle Zahlen z mit 127 z 127 dargestellt werden Vorteile des Einerkomplements: der darstellbare Zahlenbereich ist symmetrisch zu sehr einfache Umwandlung von positiver zu negativer Zahl und umgekehrt durch Invertierung aller Bits E-19 E-2

6 3 Darstellung negativer Zahlen (4) Nachteile des Einerkomplements: Null hat zwei Darstellungen:... 2 und Addierwerke sind aufwendig, da bei Auftreten negativer Zahlen in manchen Fällen die Summe korrigiert werden muß: 1) Zahlen a und b negativ (mit a = a und b = b positiv): s = a + b = (2 n 1 a ) + (2 n 1 b ) = 2 n +2 n 2 (a + b ) korrektes Ergebnis wäre jedoch: s = 2 n 1 (a + b ) erforderliche Korrekturen: Überlauf ignorieren und Addition von 1 (auch als end-around carry bezeichnet) 2) Vorzeichen von a und b unterschiedlich (o.b.d.a.: b ist negativ): s = a + b = a + (2 n 1 b ) = 2 n 1 (b a) für b > a ist Ergebnis bereits korrekt, für b < a wäre korrektes Ergebnis jedoch: s = a b = (b a) erforderliche Korrekturen: Überlauf ignorieren und Addition von 1 Einerkomplement wird daher i.a. nicht verwendet! 3 Darstellung negativer Zahlen (5) darstellbarerer Zahlenbereich für im Zweierkomplement kodierte n-bit Zahlen z: 2 n 1 z 2 n 1 1 Beispiel: für n = 8 ist kleinste negative darstellbare Zahl: 1 2 = größte negative darstellbare Zahl: = 1 1 größte positive darstellbare Zahl: = es können alle Zahlen z mit 128 z 127 dargestellt werden Nachteile des Zweierkomplements: darstellbarer Zahlenbereich ist asymmetrisch (Zweierkomplement der kleinsten negativen Zahl ist nicht darstellbar!) Umwandlung von positiver zu negativer Zahl und umgekehrt erfordert die Invertierung aller Bits sowie ein Addierwerk zur Addition von 1 E-21 E-22 3 Darstellung negativer Zahlen (6) Vorteile des Zweierkomplements: eindeutige Darstellung der Null als... einfache Realisierung der Addition auch bei Auftreten negativer Zahlen ohne zusätzlichen Aufwand: 1) Zahlen a und b negativ (mit a = a und b = b positiv): s = a + b = (2 n a ) + (2 n b ) = 2 n + 2 n (a + b ) korrektes Ergebnis wäre jedoch: s = 2 n (a + b ) erforderliche Korrektur: Überlauf ignorieren 2) Vorzeichen von a und b unterschiedlich (o.b.d.a.: b ist negativ): s = a + b = a + (2 n b ) = 2 n (b a) für b > a ist Ergebnis bereits korrekt, für b < a wäre korrektes Ergebnis jedoch: s = a b = (b a) erforderliche Korrektur: Überlauf ignorieren 3 Darstellung negativer Zahlen (7) einige Beispiele zur Addition von im Zweierkomplement kodierten positiven und negativen 8-Bit Zahlen: in heutigen Rechnern wird Zweierkomplement verwendet! E-23 E-24

7 3 Darstellung negativer Zahlen (8) Visualisierung des Zahlenraums für im Zweierkomplement kodierte n-stellige Binärzahlen, hier für n = 4: Binärdarstellung positiver Wert Wert im Zweierkomplement binäre Subtraktion statt der Entwicklung eines eigenen Subtrahierwerkes kann bei Verwendung des Zweierkomplements jedes Addierwerk auch zur Subtraktion verwendet werden Ansatz: a b = a + ( b) Realisierung für zwei n-stellige Zahlen a und b: Invertierung aller Bits b i Addition von 1 zur Bildung des Zweierkomplements b (kann z.b. in den zuvor besprochenen Addierwerken durch Setzen von c in = 1 ohne zusätzlichen Hardwareaufwand erreicht werden!) Addition von a und ( b) Summe ist korrekt, wenn Überlaufsbit c n 1 ignoriert wird echter Überlauf v tritt nur dann ein, wenn gilt: c n 1 c n 2 E-25 E-26 4 binäre Subtraktion (2) 5 binäre Multiplikation Realisierung eines n-bit Addier-/Subtrahierwerkes: Algorithmus zur Multiplikation zweier positiver Binärzahlen a und b entspricht der handschriftlichen Multiplikation zweier positiver Dezimalzahlen Addition a + b bei S =, Subtraktion a b bei S = 1 Invertieren der Bits b i bei S = 1 durch XOR-Gatter intern ist jedes beliebige n-bit Addierwerk verwendbar Produkt p zweier positiver n-bit Binärahlen hat 2n Bitstellen Algorithmus ist zurückführbar auf wiederholte bedingte Additionen und Schiebeoperationen E-27 E-28

8 5 binäre Multiplikation (2) modifizierter Algorithmus: Beispiel für n = 5 (vgl. letzte Folie): in der 2n-Bit Variablen p werden n partielle Produkte addiert; Rechtsschieben von p ersetzt das Linksschieben von a 5.1 Multiplizierwerke Implementierung A: serielles Schaltwerk direkte Umsetzung des modifizierten Algorithmus in digitaler Logik: Steuerwerk muß entsprechende Signale erzeugen: clear p: setze p = add: addiere a zu (p 2n 1,...,p n ), falls b =1 shift right: schiebe p (einschließlich c out ) und b um eine Position nach rechts zur Berechnung von p sind 2n + 1 Taktzyklen erforderlich! E-29 E Multiplizierwerke (2) 5.1 Multiplizierwerke (3) Implementierung B: Feldmultiplizierer ( array multiplier ) direkte Realisierung des handschriftlichen Multiplikationsschemas für Binärzahlen a und b in digitaler Logik es werden zunächst alle Bitprodukte a i b j ermittelt für jedes Multiplikatorbit b i wird hieraus ein partielles Produkt q i = (a n 1 b i a n 2 b i... a 1 b i a b i ) 2 gebildet die n partiellen Produkte q i werden jeweils um i Bitpositionen nach links verschoben und aufaddiert Beispiel für n =4: einfache Implementierung mittels Multipliziererzellen aus jeweils einem Volladdierer und einem UND-Gatter: max. Zeit zur Multiplikation zweier 4-Bit Zahlen: 21τ max. Zeit zur Multiplikation zweier n-bit Zahlen: (6n 3)τ E-31 E-32

9 5.1 Multiplizierwerke (4) Implementierung C: Addiererkette / Addiererbaum Einsatz von CSAs zur schnellen Addition der partiellen Produkte q i Anordnung der CSAs entweder als Baum ( Wallace-Baum ) oder als Kette Zeit zur Multiplikation zweier n-bit Zahlen: Kette: (2n 3)τ + t Add Baum: (2 log 1.5 n +1)τ + t Add für ein CLA gilt z.b. t Add = 4τ 5.1 Multiplizierwerke (5) Implementierung D: zweistufiges Schaltnetz Idee: Realisierung eines n n Bit Multiplizierers als zweistufiges Schaltnetz mit 2n Eingängen und 2n Ausgängen (vgl. Folien C-45 oder C-52) sehr geringe Zeitverzögerung: nur 2τ Implementierung z.b. durch ein ROM oder PROM mit 2 2n Zeilen aus 2n-Bit Worten jedoch sehr hoher Speicheraufwand: n Produkt 2n Zeilen PROM 2 2n Größe Bit Byte KByte GByte E-33 E Multiplikation negativer Zahlen bislang Betrachtung ausschließlich positiver Multiplikatoren und Multiplikanden Was passiert bei negativen im Zweierkomplement kodierten n-bit Multiplikatoren bzw. n-bit Multiplikanden? a ( b) = a (2 n b) = a 2 n a b (statt 2 2n a b) ( a) b = (2 n a) b = b 2 n a b (statt 2 2n a b) ( a) ( b) = (2 n a) (2 n b) = 2 2n a 2 n b 2 n + a b (statt a b) ohne besondere Maßnahme liefert binärer Multiplizierer falsche Ergebnisse! jedoch aufwendige Addition von Korrekturtermen möglich z.b. Addition von a 2 n + b 2 n im Falle von ( a) ( b) Alternative: Trennung von Vorzeichen und Betrag hoher Aufwand für Umwandlung von Zahlen vor/nach der Multiplikation 5.3 Multiplikation nach Booth Idee: Vereinfachung der Multiplikation, wenn Multiplikator eine 1-Folge repräsentiert: a 111 = a 1 a 1 auch innerhalb längerer Bitfolgen möglich, z.b. a 111 = a 1 a 1 Multiplikation mit einer 1-Folge läßt sich stets durch eine Addition und eine Subtraktion ersetzen der Algorithmus nach Booth analysiert zwei benachbarte Bits b i und b i 1 des Multiplikators: (b i b i 1 ) 2 = 1 2 : Addition von a 2 i (b i b i 1 ) 2 = 1 2 : Subtraktion von a 2 i (b i b i 1 ) 2 = 2 oder (b i b i 1 ) 2 = 11 2 : keine Addition Ergänzung von b 1 = erforderlich E-35 E-36

10 5.3 Multiplikation nach Booth (2) Realisierung der Subtraktion von a 2 i durch Addition des Zweierkomplements (vorzeichenrichtig ergänzt) Beispiele (mit n = 5): 6 binäre Division Umkehrung der Multiplikation: Berechnung von q = a/ b durch wiederholte bedingte Subtraktionen und Schiebeoperationen in jedem Schritt wird Divisor b testweise vom Dividenden a subtrahiert: q i = 1, falls a b > q i = und Korrektur durch a = a+b, falls a b < Beispiel: 13 1 / 9 1 = 11 1 mit Rest 4 1 funktioniert für beliebige positive und negative Multiplikanden und Multiplikatoren! auch als Restoring - Division bezeichnet E-37 E-38 6 binäre Division (2) 6 binäre Division (3) allgemein gilt: Dividend / Divisor = Quotient + Rest / Divisor bzw.: Dividend = Divisor Quotient + Rest häufige Aufgabenstellung: 2n-Bit Dividend a, n-bit Divisor b Ergebnis: n-bit Quotient q, n-bit Rest r Algorithmus zur Restoring-Division: (für positive Zahlen) q enthält nach n Schritten sowohl den Rest r in Bits 2n 1,..., n als auch den Quotienten in Bits n 1,..., direkte Implementierung in digitaler Logik ergibt serielles Dividierwerk: Steuerwerk muß entsprechende Signale generieren: load q: lade q mit Dividenden a add/sub: addiere/subtrahiere b zu/von (q 2n 1,...,q n ) in Abhängigkeit von q 2n-1 shift left: schiebe q um eine Stelle nach links effizientere Dividierwerke arbeiten ohne Korrektur ( Non- Restoring ) und bestimmen je Schritt mehrere Quotientenbits E-39 E-4

11 7.1 BCD-Zahlen früher wurden in Digitalrechnern auch BCD-Zahlen verwendet ( Binary Coded Decimal ); Kodierung jeder Ziffer in 4 Bit: Darstellung Wert Darstellung , 111,... bis 1111 Beispiel: BCD = Wert nicht verwendet Rechnen mit BCD-Zahlen erfordert spezielle Rechenwerke in heutigen Prozessoren z. T. Unterstützung von Addition und Subtraktion zweier BCD-Zahlen 7.2 Festkommazahlen Zahl zur Basis b mit einer festen Zahl von k Nachkommastellen: z = (z n k 1 z n k 2... z 1 z, z 1 z 2... z k+1 z k ) b = z n k 1 b n k 1 + z n k 2 b n k b 1 z 1 + b z + b 1 z 1 + b 2 z b k +1 z k +1 + b k z k n k 1 i= k z i b die Ziffern z n k 1 z n k 2... z 1 z stellen den ganzzahligen Teil, die Ziffern z 1 z 2... z k stellen den gebrochenen Teil von z dar die feste Kommaposition k kennt nur der Anwender, der Rechner arbeitet mit skalierten ganzen Binärzahlen z = z 2 k Beispiel: ein 8-Bit Register enthält die Binärzahl z = 11111; es gelte k = 3 z = 111,11 2 = = 13,75 1 alle betrachteten Rechenwerke sind somit auch für Operationen auf Festkommazahlen geeignet! = i E-41 E-42 8 Gleitkommazahlen in vielen technischen und wissenschaftlichen Anwendungen wird eine große Dynamik benötigt: sowohl sehr kleine als auch sehr große Zahlen sollen einheitlich dargestellt werden möglich durch Verwendung von Gleitkommazahlen allgemeine Gleitkommazahl zur Basis r ( radix ) ist definiert durch x = a r e mit Argument oder Mantisse a Exponent oder Charakteristik e eine Gleitkommazahl zur Basis r heißt normalisiert, wenn für die Mantisse a gilt: 1 a < r Beispiel (für r = 1): die Zahl,2345 kann dargestellt werden als 2, die Zahl 1245, kann dargestellt werden als 1, Binäre Gleitkommazahlen eine binäre Gleitkommazahl x ist definiert durch x = a 2 e mit m-stelliger Mantisse a und p-stelligem Exponent e eine binäre Gleitkommazahl x heißt normalisiert, wenn für die Mantisse a gilt: 1 a < 2 häufig Darstellung des Exponenten mit Bias b: x = a 2 e b Wahl von b = 2 p 1 1 bewirkt Transformation des Bereiches für den Exponenten e von... 2 p 1 in (2 p 1 1)... 2 p 1 einfache Kodierung positiver und negativer Exponenten früher unterschiedliches Gleitkommaformat in jedem Prozessor, heute überwiegend Verwendung des IEEE 754 Standard E-43 E-44

12 8.2 IEEE 754 Standard allgemeine Definition: x = ( 1) s 1.f 2 e b Mantisse aus Vorzeichen s und normalisiertem Betrag a = 1.f im Bereich 1... bis (1 vor dem Komma wird jedoch nicht kodiert erhöhte Präzision) Aufbau einer n-bit IEEE Gleitkommazahl: p-stelliger Exponent mit Bias b = 2 p 1 1, gültiger Exponent e nur im Bereich e min = < e < e max = 2 p 1 = 2b+1 darstellbarer Zahlenbereich: ± 2 1 b... (2 2 m ) 2 b zwischen 2 e b und 2 e b+1 können stets 2 m Gleitkommazahlen kodiert werden Abstand ist abhängig von e! 8.2 IEEE 754 Standard (2) drei verschiedene Formate spezifiziert: single precision double precision n m s 1 1 p e min e max b x min x max ( ) ( ) quad precision ( ) E-45 E IEEE 754 Standard (3) 8.2 IEEE 754 Standard (4) e = e min = (..) 2 = und e = e max = (11..11) 2 werden zur Kodierung besonderer Zahlen verwendet: x = + ( positive Zero ): e =, f =, s = x = ( negative Zero ): e =, f =, s = 1 x = + ( positive Infinity ): e = e max, f =, s = x = ( negative Infinity ): e = e max, f =, s = 1 x = NaN ( Not a Number ): e = e max, f, s beliebig x = ( 1) s.f 2 1 b ( Denormalized Number ): e =, f Denormalisierte Gleitkommazahlen ermöglichen die Darstellung sehr kleiner Werte im Bereich 2 1 b m b Behandlung von Ausnahmesituationen: Überlauf tritt ein, wenn nach Normalisierung für x gilt: e e max a) Generierung von +, falls x > b) Generierung von, falls x < einige Rechenregeln für : + x = (falls x ), x = (falls x ), ± x / = ± (falls x ), x =± (falls x ) einige Operationen liefern ein unbestimmtes Ergebnis, z.b.: = NaN, / = NaN, =NaN, Ferner gilt für alle Operationen: f (x, NaN) = NaN Unterlauf tritt ein, wenn nach Normalisierung für x gilt: e = a) Generierung von x = ( flushing to zero ) b) Generierung einer denormalisierten Darstellung von x E-47 E-48

13 8.3 Gleitkomma-Multiplikation Algorithmus zur Multiplikation zweier IEEE-Gleitkommazahlen x = ( 1) s a 2 α bias und y = ( 1) t b 2 β bias : 1) Multipliziere Mantissen als Festkommazahlen: c = a b a = 1.f a und b = 1.f b haben m + 1 Stellen c hat 2m + 2 Stellen! 2) Addiere Exponenten: γ = α + β bias 3) Berechne Vorzeichen des Produktes: u = s t 4) Normalisiere Ergebnis z = ( 1) u c 2 γ-bias a) Falls c 2, schiebe c um 1 nach rechts und inkrementiere γ b) Setze c = 1.f c = 1.(c 2m 1 c 2m 2... c m ) 2 mit Rundung 5) Behandlung von Ausnahmesituationen: a) Überlauf, falls γ e max = 2 p 1 z := ± (abhängig von u) b) Unterlauf, falls γ e min = Denormalisierung durchführen! c) Zero, falls c = z := ± (abhängig von u) 8.4 Gleitkomma-Addition Algorithmus zur Addition zweier IEEE-Gleitkommazahlen x = ( 1) s a 2 α bias und y = ( 1) t b 2 β bias : 1) Sortiere x und y, so daß x die Zahl mit kleinerem Exponenten ist 2) Anpassung der Exponenten: Bestimme x = ( 1) s a 2 β bias durch Rechtsschieben von a um β α Bitpositionen 3) Addiere Mantissen: a) Falls nötig, bilde Zweierkomplement von a oder b b) Führe Festkomma-Addition c = a +b aus c) Falls c <, setze u = 1 und bilde Zweierkomplement von c 4) Normalisiere Ergebnis z = ( 1) u c 2 β bias a) Falls c 2, schiebe c nach rechts und inkrementiere β b) Falls c < 1, schiebe c nach links und dekrementiere β ggf. wiederhole b), bis 1 c < 2 5) Behandlung von Ausnahmesituationen: Überlauf, Unterlauf, c= E-49 E-5 9 Lernziele Begriffe: b-adisches Zahlensystem, Einer-/Zweierkomplement, Halb-/Volladdierer, RCA, CLA, Carry-Select Addition, CSA, Feldmultiplizierer, BCD-Zahlen, Exponent mit Bias,... Umwandlung von positiven und negativen Dezimalzahlen in ein anderes Zahlensystem und umgekehrt Verständnis der Algorithmen zur Addition, Subtraktion, Multiplikation und Division binärer Zahlen Aufbau von einfachen Rechenwerken für alle 4 Grundrechenoperationen Aufbau von schnellen Addier- und Multiplizierwerken Darstellung von Gleitkommazahlen, Rechnen mit IEEE Gleitkommazahlen, Bedeutung sowie Behandlung von Ausnahmesituationen E-51