Digitale Signalverarbeitung auf FPGAs

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1 Digitale Signalverarbeitung auf FPGAs FIX: Fixpointsysteme im Zeitbereich Teil 1 Binäre Zahlendarstellung und Arithmetik 216 Dr. Christian Münker

2 FIX: Überblick Binäre Zahlendarstellung und Arithmetik Rechnen mit dem FPGA Schnelle Multiplizierer & effiziente Filter (Re-)Quantisierung Filter mit quantisierten Koeffizienten Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-2 von 38

3 Binäre Darstellung von Zahlen mit Vorzeichen MSB ist Vorzeichen-Bit, aber wie werden übrige Bits negativer Zahlen kodiert? Betrag-Vorzeichen Einerkomplement (EK) Zweierkomplement (ZK) Einfache Umrechnung symm. Zahlenbereich nicht eineindeutig komplizierte Arithmetik von Banken verwendet Einfache Umrechnung symm. Zahlenbereich nicht eineindeutig komplizierte Arithmetik kaum verwendet Etwas kompl. Umrechn. asymm. Zahlenbereich eineindeutig einfache Arithmetik gängigste Darstellung! Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-3 von 38

4 Binäre Darstellung rationaler Zahlen Binärwort (W bit Wortlänge) b W-1 b unsigned integer 2 W-1 2 W-2 2 W W -1 signed integer (Zweierkomplement) signed fractional (ZK fractional) -2 W-1 2 W-2 2 W-3 2 sign-bit (W-1) sign-bit Integer W -2 W W-1-1 Wertebereich unsigned fractional W Festkomma W-1 Hier: Fractional-Zahlen im Zweierkomplement fractional (ZKf) Normalformat, d.h. keine Vorkommastelle (außer Vorzeichenbit) Wertebereich ca In der Praxis oft mehrere Vorkommastellen als Guardbits, um Überläufe zu vermeiden. Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-4 von 38

5 Zweierkomplement für Wortlänge W = 5 MSB = Vorzeichenbit wird negativ gerechnet: S W Q4. x 1 = i = W 2 bi 2 i b W 1 2 W x 1 = = 13 1 x 1 = = -3 1 b 4 b S W I W F Q2.2 x 1 = 2 W F( i= W 2 bi 2 i b W 1 2 W 1 ) = i= W 2 bi 2 i W F b W 1 2 W I x 1 = 13 / 4 = = x 1 = -3 / 4 = = Virtuelles Komma: Das Komma existiert nur im Gehirn des Entwicklers! Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-5 von 38

6 Interpretationen von 8bit Binärwort Q-Format Int8 Q7. Q.7 Q1.6 Matlab uint8 [8,] [8,7] [8,6] BinWord Real World Value (RWV) Q(WI.WF): Signbit und WI Bits vor dem Dezimalpunkt (Integer), WF danach (Fractional) Matlab: [Wortbreite W, Nachkommastellen L] Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-6 von 38

7 Übung: Zahlendarstellung im ZkF Übung: Welchen dezimalen Wert stellt 111 dar für die Fälle: Signed / Unsigned Integer Signed Fractional mit 2 Vorkommastellen (WI = 2)? Stellen Sie die Zahlen 2, 2.5, -3/4, +1/3 im Q(2.6) Format dar! Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-7 von 38

8 Regeln für Fixpoint-Arithmetik: Addition Signed Fixpoint-Repräsentation X(WI.WF) benötigt W = WI + WF + 1 Bits Der Wertebereich von X(WI.WF) ist -2 WI x 2 WI - 2 -WF Die maximal darstellbare Amplitude ist A = 2 WI - 2 -WF 2 WI Die Auflösung von X ist q = 2 -WF = 1 LSB Addition Zwei Fixpoint-Zahlen x und y dürfen nur addiert werden, wenn sie gleiches Zahlenformat haben, X(a.b) = Y(c.d) mit a = c und b = d Die Summe dieser Fixpointzahlen x und y wird repräsentiert durch Z(a + 1. b), die Wortlänge des Resultats wächst auf W + 1 ( bit growth ) Bei Addition von M Fixpointzahlen wächst die Wortlänge des Resultats um max. log 2 M bits Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-8 von 38

9 x Q Überlaufverhalten für ZK-Zahlen bei Addition Zweierkomp.-Verhalten x sum S Überlauf x Q Sättigung x sum (W-1) F F F... F F F... Normiertes ZKF (W I = ) nur als Beispiel Quantisierungstreppe nicht dargestellt, W F groß angenommen F Sättigung S C 1 1 x Q = 1-2 -(WF-1) x Q = -1 Realisierung der Sättigung Vorzeichenerweiterung vor Addition um 1 Bit (warum?) Nach Addition Fallunterscheidung mit MSB und MSB-1: : pos. Zahl ok 11: neg. Zahl ok 1: pos. Overflow Sättigung auf Max. 1: neg. Overflow Sättigung auf Min. Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-1 von 38

10 Wie gleiche ich Zahlenformate an? Erweitern der Integerbits Sign Extension : Wiederholen des Sign-Bits Erweitern der Fractionalbits immer Anhängen von Nullen pos. Werte neg. Werte Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-11 von 38

11 Regeln für Fixpoint-Arithmetik: Multiplikation Multiplikation Bei der Multiplikation zweier Fixpoint-Zahlen x und y in Zahlendarstellung X(a.b) und Y(c.d) muss auf die richtige Zuordnung der Kommastellen geachtet werden Das Produkt dieser Fixpointzahlen x und y wird repräsentiert durch XY(a + c. b + d) mit a + c + b + d + 1 Bits. Genau genommen ist XY(a + c + 1. b + d), wenn man aber -2 a und -2 c ausschließt, kann der Fall (-2 a ) (-2 c ) = +2 a + c nicht auftreten. Für normalisierte Darstellung (a = c = ) heißt das -1 < x, y < 1 anstatt -1 x, y < 1 Wortlängenwachstum bei Summe von M normalisierten Koeffizientenmultiplikationen log b bits 2 i (Koeffizientenfläche) log 2 M bits Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-12 von 38

12 Floating Point Zahlenformat Gleitkomma (32 bit, IEEE 754/854): F = (-1) s Man 2 Exp-127 s b 31 Exponent 1 Exp 254 Mantisse 1 Man < 2 b 3 (offset binary) b 23 b 22 b x (hidden 1, nur Nachkommastellen werden kodiert) Vgl. 32 Bit Fixpoint: x 1 Festkomma-Format Gleitkomma-Format Aussteuerungsbereich (Dynamik) kleiner größer Quantisierungsfehler (Präzision) konstant exponentenabhängig Skalierung meist erforderlich meist nicht erforderlich Hardware-Komplexität kleiner größer Energieaufnahme kleiner größer Software-Portabilität schwieriger einfacher Preis niedriger höher Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-13 von 38

13 Floating-Point Arithmetik mit FPGAs? Floating-Point Arithmetik ist auf vielen DSP und GPU Prozessoren verfügbar in Form einer speziellen Floating Point Unit (FPU). Für Anwendungen mit extrem großen Dynamikbereich ist Floating-Point Arithmetik notwendig (z.b. bestimmte adaptive Filteralgorithmen) oder zumindest deutlich einfacher und schneller zu implementieren Warum werden FPUs selten in FPGAs verwendet? Fläche: Eine FPU ist komplex und benötigt viel Platz, daher wird meist nur eine FPU pro Chip implementiert, alle arithmetischen Operationen werden von der FPU seriell abgearbeitet Parallelisierung kaum möglich (das ist aber die Stärke von FPGAs) Taktrate: FPUs auf FPGAs sind typischerweise 1x langsamer als auf GPUs (Nachteil rekonfigurierbarer Logik gegenüber optimierter Hardware) Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-14 von 38

14 Digitale Signalverarbeitung auf FPGAs FIX: Fixpointsysteme im Zeitbereich Teil 2 Rechnen mit dem FPGA 216 Dr. Christian Münker

15 Halbaddierer (Half Adder) Halbaddierer (HA) liefert Summe s und Übertrag c (Carry) zweier einstelliger Binärzahlen a, b a b HA & c a b c s 1 1 Halbaddierer genügt nicht zum Aufbau von Rechenwerken, da Übertrag von voriger Stelle nicht berücksichtigt werden kann = 1 s a HA Σ b c s Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-16 von 38

16 Volladdierer (Full Adder) Volladdierer (Full Adder, FA) berücksichtigt zusätzlich Übertrag aus voriger Stufe (Summe dreier einstelliger Binärzahlen a, b, c in ) a b c in a b c in c out s HA Σ 1 c out c out a b FA Σ c in HA Σ FA s MSB s LSB Wahrheitstabelle = Look-Up Table (LUT, bis zu 1 6 pro FPGA), Grundbaustein von FPGAs mit jeweils 4 6 Eingängen und 2 Ausgängen HA Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-17 von 38

17 Addition / Subtraktion N-Bit Addierer kann einfach durch Kaskadieren von N Volladdierern aufgebaut werden Ripple-Carry-Addierer a 3 b 3 a 2 b 2 a 1 b 1 a b a 3 a 2 a 1 a c 3 FA Σ c 2 FA Σ c 1 FA Σ c FA Σ + b 3 b 2 b 1 b c 3 c 2 c 1 c s 3 s 2 s 1 s s 3 s 2 s 1 s Was muss für Subtrahierer geändert werden? T krit = N τ FA Ripple-Carry-Addierer langsam für große Bitbreiten! (schneller: z.b. Carry-Save- oder Carry-Lookahead-Adder) Auf FPGAs typischerweise vorverdrahtete Carry-Chain für schnelle Addierer Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-18 von 38

18 4-Bit Multiplizierer a = 13, b = 11: (13 1 ) x (11 1 ) (143 1 ) a 3 a 2 a 1 a b b 3 b 2 b 1 c out s in FA Σ & a b c in p 7 p 6 p 5 p 4 p 3 p 2 p 1 p s out Wofür dient zusätzliches AND-Gatter? Nicht geeignet für signed (2-Complement) Zahlen warum nicht? Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-19 von 38

19 4-Bit Multiplizierer kritischer Pfad s in a M c out FA Σ s out & b c in a 3 a 2 a 1 a & & & & b 2 b 1 b N b 3 p 7 p 6 p 5 p 4 p 3 p 2 p 1 p Erste Zeile benötigt nur AND-Gates, letzte Spalte nur Halbaddierer Kritischer Pfad: T krit,mul (M N - 2)τ carry + (N - 1)τ sum + τ AND Schneller & größer: Carry-Save und Wallace-Tree Multiplizierer Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-2 von 38

20 Digitale Signalverarbeitung auf FPGAs FIX: Fixpointsysteme im Zeitbereich Teil 3 Schnelle Multiplizierer & effiziente Filter 216 Dr. Christian Münker

21 Schneller und kompakter: MAC-Cores Beispiel: Xilinx DSP-48 Slice: 25b x 18b Multiplizierer / Addierer / Rechenwerk / Register Logik- und layoutoptimierte Cores (keine Switch-Matrix), mit f MCLK von mehreren 1 MHz getaktet MAC-Cores meist neben Block RAMs für Koeffizienten und Daten Zahlreiche (8 1) Instanzen auf FPGA für parallele Signalverarbeitung (z.b. FIR- / IIR-Filter, FFTs) aber FIR-Filter mit Samplerate von z.b. f S = 48 khz nutzt Rechengeschwindigkeit des MACs bei weitem nicht aus?! Time-Shared MAC: In einem Takzyklus von f S werden z.b. L Multiplikationen für FIR-Filter oder FFT berechnet: L max = f MCLK / f S Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-22 von 38

22 MAC-FIR Filter (1) x [n] T S T S T S h h 1 h 2 T S x [n-n] h 3 h 4 T S T S h 5 h 6 T S h 7 L = N + 1 = 8 f S h [n] y [n] Daten L f S x[n] x[n N] x [n] f S Akkumulator 1 L f S y [n] L f S Reset f S h [n] L f S h h N Koeffizienten L f S f S Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-23 von 38

23 MAC-FIR Filter (2) Weitere Optionen / Einsatzgebiete: Multi-Channel Filter: M Bitströme werden mit gleichem Filter im Time-Sharing Modus gefiltert: f S,MFIR,max = f MCLK / (MN FIR ) Dezimationsfilter um Faktor R : Ein Ausgangswert pro R Eingangswerte, Rechnung wird erst gestartet wenn R Inputsamples abgespeichert sind: f S,Dez,max = f MCLK ; f S,Out = f S,in / R Interpolationsfilter um Faktor I : Pro Inputsample werden I Ausgangssamples erzeugt, Implementierung per Polyphasenarchitektur ( später): f S,Dez,max = f MCLK / I; f S,Out = I f S,in Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-24 von 38

24 Digitale Signalverarbeitung auf FPGAs FIX: Fixpointsysteme im Zeitbereich Teil 4 (Re-)Quantisierung 216 Dr. Christian Münker

25 (Re)quantisierung Praktische digitale Signalverarbeitung erfordert: Quantisierung bei der Analog-Digital-Wandlung (z.b. 16 Bit ADC) Re-Quantisierung von digitalen Größen (z. B. nach Fixpoint-Multiplikation) Re-Quantisierung vor der Digital-Analog-Wandlung (z.b. 1 Bit DAC) f S f g < f s / 2 x(t) x[n] x f g < f s / 2 Q [n] f S W 3 f S DSP DAC Anti-Aliasing- Filter Sampler Quantizer ADC W 1 W 2 Rekonstruktions-Filter Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-26 von 38

26 Full Scale Range und Aussteuerbereich q/2 -q/2 Quantisierung mit W = 3 bits q A max c Q FSR = 2 3 q A max x / V ε / V x / V Quantisierungsstufe q ist der Wertebereich Δ x, der einem Codewert c Q entspricht (Skalierungsfaktor V/Code) Full Scale Range (FSR) ist der Bereich von x, der den gesamten Wertebereich von c Q ausnutzt: FSR = 2 W q Aussteuerbereich ist der Teil des FSR, innerhalb dessen symmetrisch ausgesteuert werden kann: 2A max = (2 W - 1)q Für 2 W >> 1 nähert man A max FSR / 2 (Re)Quantisierung reduziert Amplitudenauflösung Nicht korrigierbarer Quantisierungsfehler ε = q c Q x Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-27 von 38

27 x Q Requantisierungsmethoden Wertschneiden floor x Q x x Q x x x Q round x Q x Runden x Q x x x Q Betragsschneiden fix x Q x x Q x x S I I F F F F F S I F F F F F S I I F F F F F S I = I F F F S + I F F F 1 = F S I + S = I F F F ε(x) = x Q - x : -q < ε(x) -q / 2 < ε(x) q / 2 -q < ε(x) q Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-28 von 38

28 Requantisierungsmethoden - Übung Rechenbeispiele: Die Werte 7/16, -9/16 und -11/16 sollen mit einer Wortlänge von 5 Bit im Normalformat dargestellt werden und durch Wertschneiden Runden Betragsschneiden auf eine Wortlänge von 3 bit verkürzt werden. Wie groß ist jeweils der Quantisierungsfehler? Nimmt der Betrag zu? Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-29 von 38

29 Digitale Signalverarbeitung auf FPGAs FIX: Fixpointsysteme im Zeitbereich Teil 5 Filter mit quantisierten Koeffizienten 216 Dr. Christian Münker

30 Wortlängeneffekte In der Praxis nur endliche Wortlängen möglich: Koeffizientenquantisierung Quantisierte Koeffizienten verschieben Pole und Nullstellen Filterparameter ändern sich, IIR-Filter können instabil werden (warum?) Leicht zu kontrollieren durch erneute Rechnung mit quantisierten Koeffizienten Quantisierte Arithmetik Änderung der Wortlänge bei Rechenoperationen macht Requantisierung des Signals notwendig, z.b. bei rekursiven Filtern: Requantisierung ist nichtlinearer Vorgang, schwierig zu rechnen / simulieren Nächstes Kapitel Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-31 von 38

31 Koeffizientenquantisierung Koeffizientenquantisierung (= Änderung der Koeffizienten) wirkt sich direkt auf Impulsantwort und Übertragungsfunktion aus Aber: System bleibt linear (außer bei Instabilität) Toleranzgrenzen werden u.u. verletzt durch Koeff. quantisierung Abhilfe: Resimulation nach Koeffizientenquantisierung! engere Toleranzen beim Entwurf (= Reserve lassen) größere Wortlängen für Koeffizienten wählen robustere Filterstrukturen (Parallel oder kaskadiert statt Direktform) Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-32 von 38

32 FIR-Filter und Koeffizientenquantisierung Linearphasige Filter bleiben linearphasig FIR-Filter bleiben immer stabil Systemfunktion / Frequenzantwort sind bei FIR-Filtern nur linear abhängig von Quantisierungsfehlern der Koeffizienten x[n] h[n] h[n] y[n] Q h Q [n] = h[n] + Δ h[n] H Q (z) = H (z) + Δ H (z) X(z) H(z) H(z) X(z) Q FIR-Filter sind robuster gegen Koeff.-Quantisierung, da Nullstellen entlang EK verteilt sind; Nullstellen auf EK bleiben auf EK! FIR-Filter werden fast immer als Direktform-Filter realisiert! Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-33 von 38

33 IIR-Filter und Koeffizientenquantisierung IIR-Filter können instabil werden, wenn Pole durch Koeffizientenquantisierung aus dem EK wandern Systemfunktion / Frequenzantwort sind bei IIR-Filtern nichtlinear abhängig von Quantisierungsfehlern der Koeffizienten IIR-Filter sind empfindlich gegen Koeff.-Quantisierung, da Pole meist in Clustern auftreten! Nur IIR-Filter 2. Ordnung sollten Direktform-Filter realisiert werden! Bei Filtern höherer Ordnung sollten robustere Topologien verwendet werden wie Kaskadierte oder parallele Filter aus Second-Order Sections Wellendigitalfilter (Wave-Digital Filter, WDF) Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-34 von 38

34 Beispiel: Elliptisches Filter 8. Ordnung (1) 2 log H(f) (db) 2 log H(f) (db) Betragsgang gesamt Ohne Quantisierung = ideal Norm. Frequenz F Frequenzgang Passband Norm. Frequenz F Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-35 von

35 Beispiel: Elliptisches Filter 8. Ordnung (2) Direktform, Koeffizientenquantisierung mit Q3.13 DB verletzt Spezifikation Frequenzgang 2 log H(f) (db) Zoom in P/N-Plan Norm. Frequenz F Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-36 von 38

36 Beispiel: Elliptisches Filter 8. Ordnung (3) Direktform, Quantisierung mit Q3.9 instabil! Frequenzgang e Impulsantwort von H 2 log H(f) (db) e5 1e5-1e5-2e Norm. Frequenz F Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-37 von 38-3e n

37 2 log H(f) (db) 2 log H(f) (db) Beispiel: Elliptisches Filter 8. Ordnung (4) Frequenzgang Norm. Frequenz F.4.5 Frequenzgang Passband Norm. Frequenz F Kaskadierte Form, Quantisierung Q3.9 stabil und nur geringe Abweichungen Dr. Christian Münker Digitale Signalverarbeitung auf FPGAs FIX-38 von 38

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