charakteristische DMF F Wertetabelle für F 2-stufiges Schaltnetz ableiten und zeichnen (evtl. Gatter gemeinsam nutzen)

Transkript

1 Til II 2.2 Standard-Schaltntz als Grundlag für Rchnr Addir- und Multiplizirwrk Halb-Addirr, Voll-Addirr Multiplizirr Schaltntz zur Auswahl von Adrss- und Datnlitungn Multiplxr Dmultiplxr Schaltntz zum Vrglich von Datnwörtrn Komparator Codirr und Dcodirr Programmirbar Schaltntz (PLA) arithmtisch-logisch Einhit (ALU) paramtrisirbar Schaltntz arithmtisch Einhitn und ALUs Schaltntz Dfinition: Schaltntz Ein Ein Schaltntz F ist ist di di tchnisch Ralisirung inr n-stllign m-wrtign boolschn Funktion f: f: {0, {0, } } n n {0, {0, } } m wobi f f aus aus m -wrtign boolschn Schaltfunktionn f i f : i : {0, {0, } } n n {0, {0, } } aufgbaut ist. ist. Ein Ein Schaltntz bildt somit in in n-tupl von von Eingabvariabln = ( ( n ) n ) ab ab auf auf in in m-tupl (a (a a m ) ) von von Ausgabvariabln. Schribwis: f() f() = f( f( n ) n ) (f (f (), (), f 2 f (), 2 (),......,, f m f ()) ()) = (a (a a m ) ) = f() f() Schaubild: 2 Schaltntz F n (charktristisch DMF F ) f (... n ) f 2 (... n ) f m (... n ) Anmrkung: Schaltntz habn kombinatorischs Schaltvrhaltn. Das hißt, di Ausgabwrt hängn nur von dn Wrtn dr Eingäng ab. f() 2 Entwurf vs. Analys von Schaltntzn Entwurf Analys Bschribung ds Anndungsproblms Für F Funktionsglichung odr Wrttabll aufstlln Blockschaltbildr durch Dtailaufbau rstzn Falls F m-wrtig, F auftiln in f,.., f m Mintrm und DNF f i aufstlln In dr Gattr-Ansicht von dn Ausgängn hr bschribndn Trm für di Schaltfunktion rkonstruirn. DMF F = DMF f... DMF fm bstimmn 2-stufigs Schaltntz ablitn und zichnn (vtl. Gattr gminsam nutzn) DMF F bstimmn Wrttabll für F charaktristisch DMF F Halb-Addirr Dfinition: Ein Ein Halb-Addirr ist ist in in Schaltntz, das das als als Eingab zwi zwi binär Ziffrn und und 2 rhält, 2 dis addirt und und das das Ergbnis mit mit zwi zwi Ausgängn darstllt: s (arithmtisch Summ) c (Carry, Übrtrag) Charaktristisch DMF DMF HA : HA : s = ' ' ' ' 2 = 2 2 = 2 DMF DMF S S c = 2 = 2 DMF DMF C C Wrt-Tabll 2 c s Ralisirung mit: UND-Gattr plus XOR-Gattr 2 = s c Blockschaltbild: c 2 HA s 3 4

2 Voll-Addirr Aufgab: Ggbn: zwi n-stllig Binärzahln: x=(x n-... x 0 ) und y=(y n-... y 0 ) Gsucht: Schaltntz zur Brchnung dr Summ: x + y (Bacht: das Zichn + stht hir für di Addition!) Ansatz: modularr Aufbau aus Addirrn für di inzlnn Ziffrn und y i Problm: an dn Stlln i > 0 muss vntull in Übrtrag aus dr Addition dr voranggangnn Stll (i-) brücksichtigt wrdn. x + y = ( x,n x, x,0 ) + ( y,n y, y,0 ) u.u. Übrtrag pro Ziffr = (s n s n. s s 0 ) vtl. Gsamt-Übrtrag => Halb-Addirr könnn nicht vrwndt wrdn, da si nur 2 Eingäng habn. Wgn vtl. Übrtrag braucht man inn witrn Eingang! Aufstllung inr Wrttabll für Addirr an Stll i x + y = ( x,n x, x,0 ) + ( y,n y, y,0 ) u.u. Übrtrag pro Ziffr = (s n s n s s 0 ) vtl. Gsamt-Übrtrag Wrt-Tabll für F VA Funktionsglichungn für s i und x,i y,i - s i s i = ( x,i y,i ) - (ungrad Eingäng) = ' x,i y,i - + x,i ' y,i - + x,i y,i c' i- + x,i y,i - = ( x,i y,i ) - + x,i y,i 6 Abbildn dr Addir-Funktion auf in Schaltntz Funktionsglichungn für s i und s i = ( x,i y,i ) - Id: Ein XOR-Gattr lässt sich = ( x,i y,i ) - + x,i y,i gminsam nutzn. Ralisirung von F VA = = s i Blockschaltbild: Voll-Addirr (FA = Full Addr) x,i y,i x,i y,i FA ci s i Altrnativ: Aufbau ds Voll-Addirrs aus zwi Halb-Addirrn Ansatz: Komposition dr Funktion dr F VA aus dr Funktion F HA Ralisirung von F VA durch Kopplung zwir Halb-Addirr. Halb-Addirr 2. Halb-Addirr x,i s i y,i 7 8 5

3 Paralll-Addirr (für n-stllig Binärzahln) Ausgangssituation: x + y = ( x,n x, x,0 ) + ( y,n y, y,0 ) = (s n s n s s 0 ) vtl. Gsamt-Übrtrag Ansatz: Ein Addirr für zwi n-stllig Binärzahln lässt sich ralisirn, indm man n Voll-Addirr paralll anordnt zu inm Addirr, bi dm dr Übrtrag von rchts nach links durchläuft. Vrdrahtung gmäß folgndm Schma: x,n y,n x,3 y,3 x,2 y,2 x, y, c c 3 c 2 c n c n c = 0 FA FA FA FA s n s 3 s 2 s n-bit Paralll-Addirr Blockschaltbild (n=4) a + b = ( a,3 a,2 a, a,0 ) + ( b,3 b,2 b, b,0 ) = s a b c 4-Bit-PA s Addirr mit durchlaufndm Übrtrag wrdn auch als Rippl-Carry Addirr bzichnt (Rippl = Durchplätschrn ). Wil dr Übrtrag durch all Glidr durchgricht wird, rgbn sich lang Schaltzitn (proportional zur Stlligkit n). => Nur dr Aufbau ist paralll, nicht di Arbitswis! Frag: Kann man auch cht paralll addirn? Antwort: Ja, sih Vrtifungsfolinsatz 0 Modularr Aufbau komplxr Schaltungn Komplx Schaltungn wrdn aus Moduln aufgbaut. Auf höhrn Ebnn abstrahirt man vom Aufbau lmntarr Modul. Dtails wrdn in inr "Black-Box" vrstckt. Ebn 3 (als Black-Box) a... a 4 b... b 4 Schaltntz F y y 2 y 3 Schritt 2 (gmischt) a b -Bit-Komp < -Bit-Komp < -Bit-Komp < -Bit-Komp < y y 2 a 3 a 2 a b 3 b 2 b a 0 b 0 a i = b i y 3 Ebn (all Dtails) D- D- 2 D- 0 D 2 D D 0 D- D- 2 D- 0 D 2 D D 0 D- D- 2 D- 0 D 2 D D 0 Paralllr (4-Bit) Mulitplizirr Multiplikation: B 3 B 2 B B 0 A 3 A 2 A A 0 = P 7 P 6 P 5 P 4 P 3 P 2 P P 0 4-Bit Multiplizirr = 2 9

4 Paralllr (4-Bit) Mulitplizirr Bispil: B 3 B 2 B B 0 A 3 A 2 A A 0 = P 7 P 6... P P = B 3 B 2 B B 0 A 0 = A A 2 A 3 P 7 P 6 P 5 P 4 P 3 P 2 P P 0 Auswahl-Schaltntz :4-Dmultiplxr 4:-Multiplxr X a 0 a a 2 a X X 2 3 a 0 X s s 0 s s 0 = a 3 0 = 2 Anmrkungn: Dr am Eingang anlignd Wrt X wird unvrändrt durchgschaltt. 3 4 Multiplxr Motivation: Für Sturungsaufgabn bnötigt man Schaltntz, mit dnn man aus inm Litungsbündl (aus n Litungn) gzilt in auswähln kann. Di Auswahl inr bstimmtn Litung soll dabi übr Eingab ihrr binär codirtn Nummr rfolgn. Dfinition: Ein Ein m:-multiplxr ist ist in in Schaltntz, das das aus aus m = 2 n n Eingängn 0... m- dn dn Eingang i auswählt und und unvrändrt zum zum Ausgang a 0... m- i durchricht, dssn Ind i mit mit dr dr Binärzahl übrinstimmt, di di an an dn Sturingängn s 0... s n- anligt. dn 0... n- Blockschaltbild: 4:- Multiplxr 0 4:- a 2 Mux 3 s s 0 Schaltntz für 4:-Multiplxr Wrt-Tabll: Di Blgung dr Eingablitungn ist für di Logik ds Schaltntzs ohn Bdutung. Es gnügt di (wit wnigr aufwndig) Modllirung dr Funktion f(s 0, s ) = a gmäß: s s 0 a a s s 0 5 6

5 Dmultiplxr Dfinition: Ein Ein :m-dmultiplxr ist ist in in Schaltntz, das das in in am am Eingang anlignds Signal unvrändrt zu zu dm dm Ausgang i i durchlitt, dssn Ind i mit mit dr dr Binärzahl übrinstimmt, di di an an dn dn Sturingängn s s... n- anligt. n- Blockschaltbild: :4- :4- Dmux a 0 a a 2 a 3 s s 0 Anmrkungn: Dmultiplxr ist Ggnstück zum Multiplxr. Mit n Sturlitungn kann man 2 n Datnlitungn sturn => Für m Datnlitungn bnötigt man log 2 (m) Sturlitungn. Vrglich von Binärwörtrn: Komparator Motivation: Ein witr grundlgnd Schaltung wird zum Vrglich von n-stllign Binärwörtrn a, b {0, } n bnötigt. J nach Bdarf ntwirft man Schaltntz für dn Tst auf: b, a < b, a > b bzw. Kombinationn davon. Dfinition: Ein Ein n-bit-komparator vrglicht zwi zwi binärcodirt Zahln a und und b und und stllt stllt das das Ergbnis an an sinn Ausgängn brit. Bispil: -Bit-Komparator (a, b {0, } Tst auf =, < und >) Wrt-Tabll: b a y y 2 y 3 a=b a < b a > b Schaltntz für -Bit-Komparator DMF: Als Übungsaufgab! Schaltntz: a b Blockschaltbild: y -Bit-Komp < y b 2 > y 3 Schaltntz für 4-Bit-Komparator Schaltntz: a b a i = b i a 3? b 3 -Bit-Komp < a 2? b 2 -Bit-Komp < a? b -Bit-Komp < a 0? b 0 -Bit-Komp < a 3 a 2 a a 0 b 3 b 2 b b 0 y y 2 y 3 y y 2 y

6 Codirr Motivation: Man kann n-stllig Binärwörtr von inm Schaltntz zu inm andrn mit n parallln Litungn übrtragn. Bi langn Binärwörtrn ist dis jdoch unpraktisch, da man zu dick Kabl brauchn würd. Bispil: Frnsturung (übr Kabl) von n Lampn. Schaltr für Auswahl :n... A Wi kann man Litungn insparn? B n Lampn... Frag: Wlch Schaltfunktionn müssn di Bautil A und B rfülln, um zur Übrtragung mit wnigr als n Litungn auszukommn? 2 Codirr Lösungsansatz: Man codirt das zu übrtragnd n-stllig Binärwort a als m-stlligs Binärwort b wobi m < n ist. Vorausstzung ist dabi, dass sich das Eingabwort als m-stlligs Binärwort darstlln lässt und dass, jwils immr nur inr dr Eingäng dn Wrt hat. Dis ist dr Fall, wnn man n = 2 m Eingäng und m Ausgäng hat und wiß, dass jwils immr nur inr dr Eingäng dn Wrt hat. Eingangs- Variabl =(... n )... Codirr... Ausgangs- Variabl a=(a... a m ) Cod c : E -> A Das hißt, Zichn ds Cods E {0, } n wrdn abgbildt auf Wörtr aus A = {0, } m. 22 Codirr Dfinition: Ein Ein Codirr ist ist in in Schaltntz, das das in in n-stlligs binärs Eingabzichn auf auf in in m-stlligs binärs Codwort abbildt. Bispil: 8:3-Codirr (8 Eingäng, 3 Ausgäng) Anwndung: Ggbn sind 8 Einganslitungn, von dnn jwils nur in aktiv (=) ist. Codirr soll als 3-stllig Binärzahl angbn, wlchr Eingang aktiv ist a 2 a a 0 dzimal Wrt-Tabll für 8:3-Codirr: Codirr Problm: Für di 8 Eingäng gibt s insgsamt 2 8 vrschidn Blgungn. In dr Wrt-Tabll wrdn abr nur 8 brücksichtigt. Was ist, wnn in andrr Eingabwrt anligt? Auswg: Führ Prioritisirung in, d.h. brücksichtig nur das höchst gstzt BIT (MSB-Priorität, Most Significant BIT) Wrt-Tabll für 8:3-Codirr Untrhalb dr Diagonaln sthn nur x-einträg (für don't car ). Man kann x nach frir Wahl mit 0 odr blgn, da dis Stll nichts an dr Abbildung ändrt a 2 a a x x x x x x x x x x x x x x x 0 0 x x x x x x 0 x x x x x x x 23 24

7 Schaltntz-Entwurf für 8:3-Codirr Ansatz: Di Erstllung dr DNF's wird für a 2 a und a 0 shr umfangrich. Da MSB-Priorität ingführt wurd, rgibt sich in wsntlich Vrinfachung => DMF durch Trmumformung bstimmn a 2 a a 0 für a 2 für a für a x 0 0 ' 7...' x x 0 0 ' 7...' x x x 0 ' 7...' 4 3 ' 7...' x x x x 0 0 ' 7 ' 6 ' x x x x x 0 ' 7 ' 6 5 ' 7 ' x x x x x x 0 ' 7 6 ' 7 6 x x x x x x x a 2 = 7 + ' ' 7 ' ' 7 ' 6 ' 5 4 a = 7 + ' ' 7...' ' 7...' 3 2 a 0 = 7 + ' 7 ' ' 7...' ' 7...' 2 Schaltntz-Entwurf für 8-3-Codirr Nach Vrinfachung: a 2 = 7 + ' ' 7 ' ' 7 ' 6 ' 5 4 => (wgn Abarbitung von links nach rchts) a = 7 + ' ' 7...' ' 7...' 3 2 => (wgn Abarbitung von links nach rchts) a 0 = 7 + ' 7 ' ' 7...' ' 7...' 2 => (wgn Abarbitung von links nach rchts) Blockschaltbild: 8:3-Codirr : 3 codr V a Ausgang V zigt an, ob in gültig Eingangskombination anlag Dfinition: Dcodirr Ein Ein Dcodirr (für (für Zählcodirung) bildt in in m-stllig Binärzahl so so auf auf 2 m Ausgäng ab, ab, dass gnau dr dr Ausgang wird, dssn Indx durch di di Binärzahl ggbn ist. ist. Ein Ein m:n-dcodirr ist ist somit das das Ggnstück zum zum n:m-codirr. Bispil: 3:8-Dodirr (3Eingäng, 2 3 = 8 Ausgäng) Wrt-Tabll für 3:8-Dcodirr: Indx 2 0 a 7 a 6 a 5 a 4 a 3 a 2 a a Schaltntz-Entwurf für 8-3-Codirr Blockschaltbild: 3:8-Dcodirr Kontrollingang E sturt, zu wlchm Zitpunkt di Dcodirung rfolgn soll. E 3 : 8 dcodr.. a Kopplung von Codirr und Dcodirr zur Informationsübrtragung 8 : 3 codr V E 3 : 8 dcodr a 27 28

8 Programmirbar Schaltntz Motivation: Dr physisch Aufbau ins Schaltntzs aus Elmntargattrn und Moduln ist aufwändig. Abhilf bitn sog. PLA-Baustin (Programmabl Logic Array). Prinzip: Ligt in n-stllig m-wrtig boolsch Funktion in inr disjunktivn Form (z.b. in DNF odr DMF) vor, so lässt dis sich stts mit inm 2-stufign Schaltntzwrk ralisirn, wobi: di rst Stuf aus UND-Gattrn bstht und di zwit Stuf aus ODER-Gattrn Man wählt in matrix-artig Anordnung (Logikfld), das in inn UND-Brich sowi in inn ODER-Brich untrtilt wird. Im UND-Brich sthn all Eingäng unvrändrt sowi ngirt zur Vrfügung. Aus dm ODER-Brich wrdn di Ausgäng hrausgführt. 29 PLA-Schma zur Ralisirung ins Schaltntzs UND-Brich ODER-Brich Mintrm dr DMF M M 2 2 n n Eingäng a a 2 a m m Ausgäng Anmrkung: Auch in nur durchzuführnd Eingangsvariabl i wird übr di Gattr glitt. 30 PLA-Schma zur Ralisirung ins Schaltntzs Bispil: Ggbn: 2-wrtig Funktion f(a, b, c) = (z, z 2 ) mit: z = ab' + a'c +a'bc = ab' + a'c + a'cb = ab' +a'c z 2 = a(b +c') + b(a' + c) +ab' = a + b (nachrchnn!) UND-Matrix ODER-Matrix ab' + a'c a + b a b c z z 2 Eingäng Ausgäng Lrnprogramm für dn Schaltntz-Entwurf Qull: Lrn-CD zum Buch: Rchnrgrundlagn. Von dr Binärlogik zum Schaltwrk von Rainr Klch. 3 32

9 Variantn programmirbarr Schaltntz PLA (Programmabl Logic Array) UND- und ODER-Fld programmirbar PAL (Programmabl Array Logic) UND-Fld fst, ODER-Fld programmirbar PROM (Programmabl Rad Only Mmory) EPROM (Erasabl Programmabl Rad-Only-Mmory), EEPROM (Elctrically EPROM) Löschfnstr FPGA (Fild Programmabl Gat Array) (wi PLA jdoch mit nachgschalttm Spichrlmnt) UND-Fld ODER-Fld PLA programmirbar programmirbar PAL fstvrdrahtt programmirbar PROM fstvrdrahtt programmirbar Cod zum Bootn ins PCs stckt in inm PROM FPGA programmirbar programmirbar Paramtrisirbar Schaltntz Motivation: Hält man in inr mhr-stllign boolsch Funktion f: {0, } n {0, } mit f() = f(... n ) a di Eingabwrt 2 bis n konstant, so rhält man in -stllig Funktion f 23...n ( ) a In dism Fall btrachtt man di Eingabwrt 2... n als Paramtr und nur als Funktionsvariabl, di auf inn Ausgabwrt abgbildt wrdn soll. Übr di Paramtr hat man dann in Möglichkit gschaffn, das Vrhaltn dr instllign Funktion f 23...n ( ) a zu sturn. Dis Tchnik bildt di Grundlag dr Ralisirung von Bfhln inr programmirbarn Sturinhit. Dfinition: Ein Ein paramtrisirbars Schaltntz rmöglicht s s übr übr Sturlitungn dislb Schaltung für für untrschidlich Schaltfunktionn zu zu nutzn Aufbau inr Arithmtischn Einhit Zil: Ein Bautil, das übr Sturingäng vrfügt, übr di man flxibl instlln kann, wlch Schaltfunktion f das Bautil auf Eingabdatn anwndn soll. d Eingablitungn für Datn f m Ausgablitungn für Datn s Sturlitungn Vortil: Im Ggnsatz zu inr programmirbarn Baugrupp (vgl. PLA), könnt man di Schaltfunktion ändrn, ohn dabi dn Schaltungsaufbau (d.h., di intrn Vrdrahtung) zu ändrn Id zur Ralisirung: Ralisirung durch in paramtrisirt Schaltung. Dazu untrtilt man di Eingabwrt inr mhrstllign boolsch Funktion f: {0, } n {0, } m mit f() = f(... n ) (a... a m ) = a in s Sturingabn... F s und d Datningabn D 0... D d mit s+d = n. Man rhält so di d-stllig paramtrisirt Funktion: f(,..., F s, D 0,..., D d ) a odr altrnativ: f F0...Fs (D 0... D d ) a 35 Paramtrisirbar Schaltntz Bispil: f F0,F (x) = y F f F0,F (x) Intrprtation von f F0,F Nullfunktion 0 x' Ngation 0 x Idntität Einsfunktion Schaltntz zur Ralisirung von f F0,F (x) = y Eingablitung x F Vrwndung als Sturlitungn f F0,F (x) = y = x + F x' Ausgablitung y 36

10 Krnzll inr Arithmtischn Einhit (AU) Ansatz: Kombination inr paramtrisirtn Schaltung mit inm Voll-Addirr, wobi di paramtrisirt Schaltung inm Eingang ds Voll-Addirrs vorgschaltt wird. Ausgab f F0,F (, y i ) hängt ab von: y i AU FA p i + f F0,F (, y i ) F dn Eingabvariabln und y i, dn bidn Sturparamtrn und F mit dnn in Funktion f F0,F ausgwählt wird, dm Paramtr (Carry) signalisirt, ob bi dr Addition in Übrtrag zu brücksichtign ist, dm zusätzlichm Ausgabwrt + dr angibt, ob bi inr durchgführtn Addition in Übrtrag aufgtrtn ist. Krnzll inr Arithmtischn Einhit (AU) Blockschaltbild dr AU y i AU + F 2r-Komplmnt (vgl. Kapitl.2) (-) 00 (0) 0 () di von inr AU rzugtn Funktionn f i 0 (-2) F p F0,F (y i ) Intrprtation von f F0,F,ci (, y i ) (Inkrmnt) 0 0 y i y i im r-komplmnt 0 y i y i im 2r-Komplmnt: +(2 n - y i +) 0 0 y i + y i 0 y i + y i (= + 2 n ) Aufbau inr n-stllign Arithmtischn Einhit (AU) aus n instllign AUs x n- y n- y i x 0 y p n- p i p 0 c n c FA c c n-... i... + FA FA c 0 f n- f i f 0 Krnzll inr n-stllign AU an dr Stll i, mit 0 i n- n-bit AUs n-stllig AU mit Blockschaltbildrn x n- y n- y i x 0 y 0 F c n c n- AU + AU c c 0 AU f n- f i f 0 Blockschaltbildr dr n-stllign AU x = (x 0,...,... x n- ) y = (y 0,... y i,... y n- ) F c n n-au n F x y n-au n n f = (f 0,... f i,... f n- ) Erg = f F0,F (x,y) F 39 c n 40

11 ALU Dfinition: Ein Ein arithmtisch-logisch Einhit (ALU) ist ist in in paramtrisirt Schaltung, di di inn Minimalsatz von von sowohl logischn als als auch arithmtischn Funktionn ralisirt. Minimalsatz an an logischn Funktionn bdutt, dass in in vollständigs Opratorsystm ralisirt ist. ist. Für Für di di Arithmtik muss mindstns di di Addition ralisirt sin. Anmrkungn: Ein ALU kann zwi Oprandn wahlwis in logisch odr in arithmtisch Vrknüpfung zuwisn und dis ausführn. Blockschaltbild: ALU Sturingäng Datningäng 6 6 N (Vorzichnbit) ALU Z (Flag für Wrt 0) 6 Datnausgang Zil: Erwitrung zur ALU (Arithmtisch-Logisch Einhit) rwitr di AU um logisch Grundfunktionn, di dann bnfalls übr di Sturingäng ausgwählt wrdn könnn. Ansatz: rgänz witr Sturlitung F 2 rgänz Vorschalt-Logik ds Voll-Addirrs y i F 2 F q i p i + FA Anmrkung: Von dn 6 möglichn Wrtn dr 3 Sturingäng F F 2 und ds Eingangs wrdn durch di Vrbindung von F 2 und übr in UND-Gattr nur 4 witr gnutzt. f i 4 42 Von dr ALU( F F 2 ) rzugt Funktionn F F 2 p F0,F (y i ) q F0,F,F2 (, y i ) f i (, y i ) Bzichnung Logisch Funktionn y i y i Disjunktion 0-0 y i y i y i Konjunktion 0-0 y i y i Antivalnz (XOR) - 0 Komplmnt Arithm. Funktionn Idntität (Transfr) Inkrmnt 0 0 y i y i Sub. r-komplmnt 0 y i y i Sub. 2r-Komplmnt 0 0 y i + y i Addition 0 y i + y i + Addition mit Übrtrag 0 Dkrmnt Idntität (Transfr) Entwicklung von Intl CPUs Cor i7 Intl KHz T Intl MHz T Pntium 66 MHz T Pntium D 3.6 GHz T Cor 2 Duo 2.33 GHz T Cor i7 3,2 GHz T Qull:

12 Aufbau ds Pntium-3-Prozssors von Intl Cach für Bfhl Til ds Sturwrks Sturung für Adrss- Datnbuss Ganzzahl- Rchnwrk Cach für Datn Glitpunkt- Rchnwrk Til ds Sturwrks Aufbau ds Cor-i7-Prozssors von Intl Anschluss ds Hauptspichr 4 Prozssorkrn Quick Path Intrconnct" (QPI). Srills Intrfac zur Datnübrtragung, z.b. zur Grafikkart Von alln 4 Krnn gminsam gnutztr (shard) L3-Cach (8 MByt) Supr-Computr Id Man schaltt vil CPUs zu inm Supr-Computr zusammn und lässt dis synchronisirt komplx Brchnungn ausführn. Bispil: Blu Gn Sri von IBM ab 2008: Blu Gn /P mit übr Billiard Oprationn/Sk Rack = 2048 CPUs JUBL= 8 Racks = 6348 CPUs Nod Book = 64 CPUs Blu Gn /L 45.6 Traflop/s 5.6 Traflop/s Card = 4 CPUs Nod = 2 CPUs 80 Gigaflop/s.2 Gigaflop/s 5.6 Gigaflop/s Qull: Forschungszntrum Jülich 47