m) Bestimmen Sie die maximale Gatterlaufzeit der zweistufigen 16 Bit Carry-Look- Ahead-Schaltung zur korrekten Bestimmung von GG 0.

Transkript

1 3.5 CarryLookAhead 151 m) Bestimme Sie die maximale Gatterlaufzeit der zweistufige 16 Bit CarryLook AheadSchaltug zur korrekte Bestimmug vo GG 0. TS go, y g + 2T 6T 12T f T Nachfolgede Abbildug zeigt eie dreistufige CarryLookAheadSchaltug zur Verarbeitug vo 64 Bit breite Zahle. x y add/sub 9 CLAEiheit d CLAEiheit c CLAEiheit b CLAEiheit a GG 3 PP 3 CC 3 GG 2 PP 2 CC 2 GG 1 PP 1 CC 1 GG 0 PP 0 CC 0 CLAEiheit e CC 4 Überlauf E Erkeug 64 s C C, GG, u ) Bestimme Sie die max. Gatterlaufzeit zur Berechug vo CC 3 für Fa 4. C&o ) ) ul Ppzpp, Gyo) u lear Pps # Tcc, Tggo 22T 70T

2 152 3 Arithmetische Schaltuge o) Bestimme Sie die maximale Gatterlaufzeit zur korrekte Bestimmug vo s für Fa 4. Tg 70T t 2T 13T 1ST p) Bestimme Sie die maximale Gatterlaufzeit zur korrekte Bestimmug des Carry uts CC 4 für Fa 4. CCL,

3 158 3 Arithmetische Schaltuge a) Trage Sie i folgede Abbildug für 4die Registerihalte ei, die sich für die Multiplikatio ergebe Add? D D ? ' o DA itialisierug Erste Rude Erste Rude Zweite Rude Zweite Rude

4 3.10 Divisio 179 Die Divisio zur Basis 2 folgt demselbe Prizip wie die Divisio zur Basis 10. Da der Teildivided jedoch ur 0 oder 1 mal i de Divisor passe ka, ist die Bestimmug der jeweilige QuotieteStelle wesetlich eifacher. a) Bereche Sie biär vorzeichelos für 4die Divisio 13/4 3Rest 1. o : Rest T b) Bereche Sie biär vorzeichelos für 4die Divisio 10/3 3Rest : T 3 Rest 7

5 3.10 Divisio 181 Sequetieller Dividierer Nachfolgede Abbildug skizziert eie sequetielle Schaltug, die zur Divisio (hier: x/y) vorzeicheloser Zahle der Wortbreite 4verwedet werde ka. D y 3 y 2 y 1 y 0 R a b SUB ab R 0 x 3 x 2 x 1 x 0 Das DivisorRegister D ist 4Bit breit, das RestRegister R ist 2 8Bit breit. Zuerst wird der Divided i der rechte Hälfte des RestRegisters R abgelegt; die like Hälfte wird mit 0 iitialisiert Der Divisor wird im DivisorRegister D abgelegt Aschließed wird iterativ 4mal folgedes durchgeführt: RestRegister R um eie Stelle ach liks schiebe, dabei vo rechts mit Nulle auffülle. Der Subtrahierer bestimmt mittels Subtraktio R D, ob der Divisor D i de TeilDividede R passt. st das Ergebis der Subtraktio positiv, d.h. hat der Divisor i de TeilDividede reigepasst, wird R 0 auf 1 gesetzt ud das Ergebis der Subtraktio (der Rest) i R überomme. Der Quotiet fidet sich i der rechte Hälfte des RestRegstiers, d.h. R 1...0, der DivisiosRest i der like Hälfte, d.h. R ru de 7 : 4 durch list e bee def

6 182 3 Arithmetische Schaltuge a) Trage Sie i folgede Abbildug für 4die Registerihalte ei, die sich für die Divisio 13 : 4 3 Rest 1 ergebe a SUB ab b Nach SUB/DER: Nach Subtr./DER: so : D 7 D itialisierug Erste Rude Zweite Rude Nachfolgede Abbilduge zeige eie Schaltug, welche die sequetielle Divisio implemetiert, sowie de zugehörige Zustadsautomate. T b) Trage Sie i de ZustadsAutomate geeigete Übergäge ud Ausgagssigale so ei, dass der Zustadsautomat die Schaltug i gewüschter Weise steuert. Beutze Sie dabei das Sigal rude_, welches de Wert 1 aimmt, we sich der Automat i der letzte Rude befidet.

7 3.10 Divisio 183 Steuerug Divided Divisor clk_div 0 1 mux eg clk_rest Clk iit/<<1 it/<<1 Clk b Divisor Rest << ab Sub a Rest ud Quotiet 2 ) 1 it clk_div clk_rest ii/<<1 mux 2 it clk_div clk_rest ii/<<1 mux clk_div clk_rest ii/<<1 mux 3 Schiebe clk_div clk_rest ii/<<1 mux clk_div clk_rest ii/<<1 mux 4 Schiebe clk_div clk_rest ii/<<1 mux 7 o " :'' i '' Sub; Rest 1 Sub; Rest 1 Ede clk_div clk_rest ii/<<1 mux X rode h7 x 0 : : gree