12.2 Flipflops. RS-Flipflops. Analyse von Schaltplänen. G nicht notwendigerweise azyklisch. Bemerkung: Flipflop wird im folgenden mit FF abgekürzt.

Transkript

1 2.2 Flipflops Berd Becker Techische Iformatik II RS-Flipflops Aalyse vo Schaltpläe SP = ( X r, G, typ, i, out, Y r ) mit G icht otwedigerweise azyklisch. m Bemerkug: Flipflop wird im folgede mit FF abgekürzt. BB TI II 2.2/2

2 Iteressat für us sid: Beleguge a = (a,..., a ) B ud Abbilduge Φ a : S {0,}, die de Sigale stabile Beleguge zuorde: Φ (s) = 0, a falls (0,s) E Φ (s) =, a falls (,s) E Φ (s) = a, a i falls (x,s) E Für m M, i(m) = s = i...sk, out(m) t...tl ( Φa(t),..., Φa(tl)) = gtyp(m) ( Φa(s),..., Φa(sk)) BB TI II 2.2/3 Iteressat (ff) Es ist möglich, dass es zu eier Eigagsbelegug a! keie stabile Sigalbelegug Φ a gibt! mehrere stabile Sigalbeleguge Φ a gibt BB TI II 2.2/4 2

3 Beispiel 0,?? x y s s 2 Für a = existiert keie stabile Sigalbelegug (siehe s 2!) BB TI II 2.2/5 Beispiel 2 /S s 0 Q /R =/C 0 s 2 /Q BB TI II 2.2/6 3

4 Beispiel 2 (ff) Für Eigagsbelegug /S =, /R = gibt es zwei stabile Beleguge Φ (,) ud Φ (,) : Φ (,) (s ) = 0, Φ (,) (s ) = ud 2 Φ' (,) (s ) =, Φ' (,) (s ) = 0 2 iese Schaltug et ma RS-Flipflop, bei Sigalbelegug Φ spricht ma vo Zustad Q = 0, bei Φ vo Zustad Q = BB TI II 2.2/7 Frage: Bei Eigagsbelegug /S =, /C = hat das RS-FF 2 stabile Zustäde. ie ka ma vo eiem Zustad i eie adere komme? BB TI II 2.2/8 4

5 Übergag Zustad Q = 0 Zustad Q = :! Seke /S zur Zeit t 0 ab ud hebe zu t 0 + x wieder a ( eie solche Sigalverlauf et ma Puls )! Nach Zeit t P/SQ ist Q =! Nach Zeit t P/S/Q ist /Q = 0! ähle x so, dass kei Spike etsteht! BB TI II 2.2/9 Übergag - graphisch /S Q /Q x NAN mi max t PLH t PHL t 0 t t 5

6 Spikefreier Übergag Nach de Regel des spikefreie Umschaltes vo Gatter etsteht kei Spike, falls (t 0 + x) (t 0 +.3).0 x 22.3 s echsel vo Zustad Q = zu Zustad Q = 0 aus Symmetriegrüde aalog. BB TI II 2.2/ Symbole ud Bezeichuge Symbol Bezeichug mi max x Pulsweite 22.3 t P/SQ Verzögerugszeit vo 2.4 /S bis Q t P/S/Q t P/RQ t P/R/Q Verzögerugszeit vo /S bis /Q Verzögerugszeit vo /R bis Q Verzögerugszeit vo /R bis /Q

7 eitere Bezeichuge! Umschalte des FF i Zustad Q = heißt Setze (set).! Umschalte des FF i Zustad Q = 0 heißt Zurücksetze (reset).! /S heißt Set-Sigal.! /R = /C heißt Reset- oder Clear-Sigal. BB TI II 2.2/3 eitere Bezeichuge (ff)! eil /R, /S durch Abseke aktiviert werde, et ma sie active low.! Sigalame vo active-low-sigale begie i der Regel mit /. BB TI II 2.2/4 7

8 Flacker Zu vermeide ist:! /S, /R beide aktiv, d.h. /S = 0, /R = 0 " Q =, /Q =! e da! /S, /R gleichzeitig iaktiv ud! Gatter gleich schell schalte " Flacker = metastabiler Zustad BB TI II 2.2/5 Schaltsymbol für RS-FF /S Q /R /Q Beispiel: FAST-Baustei 74F74 ethält 2 FF, die als RS-FF utzbar sid BB TI II 2.2/6 8

9 Nachteil vo RS-FF Beim Speicher eies ertes 0 oder muss ma de ert kee: 0 " Aktiviere /R " Aktiviere /S Ziel: Speicher ubekater erte BB TI II 2.2/7 -Latch - graphisch /S RS-FF Q /R /Q Symbol: Q /Q BB TI II 2.2/8 9

10 -Latch RS-FF ist active high. = 0 /S, /R iaktiv = /S /R aktiv, falls = aktiv, falls = 0 BB TI II 2.2/9 Timig-iagramm RS-FF t S y t H Q t 0

11 Timig-Bediguge für das -Latch 0 " " 0 RS-FF! muss beim Schreibe lage geug sei, um miimale Pulsweite x des RS-FFs zu garatiere! Vor : 0 werde ate für Zeit t S stabil gehalte, um Spikes auf /S, /R zu vermeide! Nach : 0 werde ate für Zeit t H stabil gehalte, um Spikes auf /S, /R zu vermeide BB TI II 2.2/2 Symbole ud Bezeichuge RS-FF Symbol Bezeichug mi max y Pulsweite des Schreibpulses 25.2 t S Setupzeit vo bis 6.3 t H Holdzeit vo ach.0 t PQ Verzögerugszeit vo bis Q ( t PQ Verzögerugszeit vo bis Q )

12 Lemma 2. er Schreibvorgag beim -Latch fuktioiert mit de Parameterwerte aus der Tabelle. Beweis: siehe Übug BB TI II 2.2/23 Hiweise zum Beweis des Lemmas Voraussetzug: Pulsweite ud Verzögerugszeite für RS-FF wie i Vorlesug hergeleitet. Iverter (74F04), NAN (74F00) mit folgede erte: NAN NOT mi max mi max t PLH t PHL BB TI II 2.2/24 2

13 Hiweise ff Setupzeit t S mit Falluterscheidug 0 " RS-FF : 0 : Kei Spike a oberem NAN uteres NAN: : 0 ach (.5, 5.3 ) : 0 mid. s daach " t S 6.3 s : 0 :! oberes NAN: : 0 mid. s daach " t S s! uteres NAN: kei Spike möglich " t S 6.3 s BB TI II 2.2/25 eitere Eigeschafte eies -Latches! as -Latch heißt trasparet, we das Schreibsigal aktiv ist.! Hält ma lage aktiv ud ädert zur Zeit t, da ädert sich Q zur Zeit t + t PQ.! as -Latch ist pulsgesteuert (Schreibpuls ) Beispiel: FAST-Baustei 74F73 ethält 8 -Latches. BB TI II 2.2/26 3

14 -Flipflop Taktflakegesteuerte Flipflops wie das -Flipflop überehme ate zu eiem bestimmte Zeitpukt (kei traspareter Modus!), ämlich bei der steigede Flake des sog. Clocksigals Vorteil: ate müsse lediglich bei der steigede Taktflake stabil sei (zzgl. Setup- ud Holdzeit) BB TI II 2.2/27 -Flipflop aus -Latch Prizipielle Möglichkeit, ei -FF aus eiem -Latch zu kostruiere: CK elay-kette aus d OR-Gatter... -Latch Q d /CK /Q Idee: Erzeuge mit elay-kette aus Clocksigal eie Schreibpuls 4

15 -Flipflop: Symbol -FF Q CK Clockeigag BB TI II 2.2/29 Timig-iagramm CK /CK Q t SC z 3d+.5 t PCQ 3d+4.0 t HC 6.6d d+.6 τ/2 +3d+2.4 τ/2 +6.3d τ/2 τ t 5

16 Timig: Berechuge Q /CK /Q Verzögerugszeite der Gatter: AN OR mi max mi max t PLH t PHL NOT mi max BB TI II 2.2/3 Timig: Berechuge (ff) CK : 0 zum Zeitpukt t = 0 " : 0 bei t = ( 3.0, 6.6 ), da och /CK = " /CK : 0 bei t 2 = d ( 3.0, 6.6 ) + (.5, 5.3 ) " : 0 bei t 3 = t 2 + ( 2.5, 6.3 ) = d ( 3.0, 6.6 ) + ( 4.0,.6 ) /CK Q AN OR mi max mi max t PLH /Q t PHL NOT mi max

17 Timig: Berechuge (ff) " Breite des Schreibpulses z = mi(t 3 ) max(t ) = 3d = 3d 2.6 Es muss gelte: 3d (= mi. Schreibpulsweite -Latch) " d 0 BB TI II 2.2/33 Aalyse mit folgede Parameter:! steigede Flake vo CK bei t = 0! ate stabil ab - t SC! ate stabil bis t HC! Neue ate am Ausgag zur Zeit t PCQ BB TI II 2.2/34 7

18 Symbole ud Bezeichuge Symbol Bezeichug mi max t SC Setupzeit vo bis CK 3.3 t HC Holdzeit vo CK ach 88.6 t PCQ Verzögerugszeit vo 6.9 CK bis Q ν Clockfrequez (MHz) Berechuge zum -Flipflop Für -Latch: t S 6.3, t H.0, t PQ = ( 3.9, 6.6 ) " t SC 6.3 mi(t ) = = 3.3 " t HC max(t 3 ) +.0 = 6.6d = 88.6 bei d = 0 t PCQ = t + t PQ = ( 3.0, 6.6 ) + ( 3.9, 6.6 ) = ( 6.9, 23.2 ) BB TI II 2.2/36 8

19 Berechuge zum -Flipflop (ff) Sei CK ei periodisches Sigal mit Clockperiode τ s. Clockfrequez vo CK ist ν = /τ. Voraussetzug: CK ist symmetrisch, d.h. steigt ud fällt τ alle 2 s. BB TI II 2.2/37 Achtug!! Übergag CK : 0 darf icht zu früh komme wege Schreibpulsweite: sikt wege CK zur Zeit t4 = τ + ( 2.5, 6.3 ) 2 τ " mi(t 4 ) max(t ) = τ " 29.3 τ Mideszeit Schreibpuls -Latch CK /CK. z 0 τ/2 τ t BB TI II 2.2/38 9

20 Achtug! (2)! Übergag CK : 0 icht bevor /CK =! /CK = ach t 5 = τ 2 + d ( 3.0, 6.3 ) + ( 2.4, 6.0 ) = ( τ d + 2.4, τ τ max( t5) = + 6.3d τ d ) τ 2.6d = 38.0 d = 0 CK /CK. z BB TI II 2.2/39 0 τ/2 τ t Achtug! (3) τ 2 ege t 5-3.0d ist spikefreies Umschalte auf jede Fall garatiert! ν ( ( s) s) 6 Hz = 7.2 MHz BB TI II 2.2/40 20

21 Bemerkug -Flipflop i der hier vorgestellte Realisierug verdeutlicht (ur) das Prizip! Reale Flipflops habe t HC < t PCQ " siehe ateblätter BB TI II 2.2/4 Eifache Bausteie mit Flipflops! Register! Zähler BB TI II 2.2/42 2

22 Register Bit Register = -Flipflops mit gemeisamem Clocksigal -Register Q CK BB TI II 2.2/43 Aufbau eies Registers 0 Q Q 0 - Q Q - CK CK CK ( Etspreched: - Bit Latch = -Latches mit gemeisamem Schreibsigal ) 22

23 Zähler Ei Bit Zähler ist eie Schaltug mit folgede Ei- ud Ausgäge:! ateeigäge X = (X -,..., X 0 )! ateausgäge Y = (Y -,..., Y 0 )! ateeigag c i für Eigagsübertrag! ateausgag c out für Ausgagsübertrag! Eigäge für Kotrollsigale: /C (Clear), /L (Load), CK (Clock) BB TI II 2.2/45 Aufbau eies Zählers 0 0 /C X 0 /L Q CK CK -Reg Y C out -INC C i 23

24 Symbol eies Zählers X Y C i /L C out /C CK -CNT BB TI II 2.2/47 Fuktiosweise eies Zählers X /C Ei Zähler speichert ei Q -Bit-ort, das a de Ausgäge Y erscheit. (Zählerstad) CK CK -Reg Cout Y Bei jeder steigede Flake vo CK wird ei euer Zählerstad Y eu gespeichert. Für Y eu gilt: 0...0, falls /C = 0 Yeu = X, falls /C =, /L = 0 bi (( < Y > + Ci)mod2 ), falls /C =, /L = /L -INC Ci BB TI II 2.2/48 24

25 Fuktiosweise eies Zählers (ff) Ausgagsübertrag C out ermöglicht es, de Zähler zu kaskadiere, z.b. aus s -Bit-Zähler eie s -Bit-Zähler zu baue. Bsp.: Baustei 74F63 ist ei 4-Bit-Zähler. BB TI II 2.2/49 25