Note: FACH NR DIGITALTECHNIK. Fachbereich Elektrotechnik und Informationstechnik Prof. Dr.-Ing. H. Heuermann

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1 Name (Blockschrif) Unerschrif Marikel-Nr. Sudiengang FH Aachen Fachbereich Elekroechnik und Informaionsechnik Prof. Dr.-Ing. H. Heuermann FACH NR DIGITALTECHNIK 11. Februar :30 bis 10:00 Uhr Die Klausur wird mindesens mi "ausreichend" (Noe 4.0) bewere, wenn wenigsens 45 Punke erreich werden. Sie wird mi sehr gu (Noe 1.0) bewere, wenn mindesens 80 Punke erreich werden. Es sind keine Hilfsmiel zugelassen (außer Taschenrechner mi einzeiligem Display und ohne Texspeicher) und eine Seie Formelsammlung. Sämliche Kommunikaionsmiel sind verboen. Es darf nur das ausgeeile Papier verwende werden. Schreiben Sie auf jedes Bla Ihren Namen und auf das erse Bla Ihre Marikelnummer. Ergebnisse, deren Lösungswege nich aus der Darsellung ersichlich oder unleserlich sind, werden nich gewere. Aufgabe max.pk. Punke Summe 100 Noe:

2 Name: Mar.-Nr.: Bla 2 Aufg. 1 (25 Punke) Digialschalungen im Zeibereich Die ECL-Technologie (Emier Coupled Logic) vermeide den Säigungszusand der Transisoren und ermöglich somi den Aufbau einer Highspeed-Daenüberragung. Durch die Verwendung von Clock -Signale eliminier bzw. minimier man die Laufzeieffeke. Jedoch reen in der Praxis Verzögerungen von einem halben bis zu einem ganzen Clock-Signal auf. Die Gaer der im Folgenden zu unersuchenden Schalungen haben eine Gaerlaufzei von 0,2 ns und eine Umschalzei von 0,1 ns. D.h. 0,2 ns nachdem sich die Eingangssignale (einschließlich dem Clock-Signal) vollsändig geänder haben, erfolg eine Umschalung und diese dauer wiederum 0,1 ns. (Weiere Deails sind auf Bla 3 dargesell.) Die Eingänge A, B und C sowie das Clock-Signal und die Sarwere der inneren Größen X1 und X1 sowie X2 und X2 wie auch der Ausgänge S und S sind gegeben. Für die im Folgenden angegebene Digialschalung soll das Schalverhalen zunächs als nich geakee Schalung dargesell werden. Die zweie Digialschalung mi den gleichen Gaern als geakee Schalung bei erreichem Clock-High-Pegel is im folgenden Bild dargesell.

3 Name: Mar.-Nr.: Bla 3

4 Name: Mar.-Nr.: Bla 4 a) Tragen Sie das Schalverhalen über der Zei für X1, X2 und S im Falle einer Schalungsrealisierung ohne Clock-Signal ein. b) Tragen Sie das Schalverhalen über der Zei für X1, X2 und S im Falle einer Schalungsrealisierung mi Clock-Signal ein. c) Welche Clock-Frequenz ha die Schalung? Welche Frequenzen haben die beiden leisungssärksen Spekrallinien dieses Signales (Hinweis: Quaniaive Fourierreihenberachung)? Hilfesellung: Beispiel eines Inverers X 1 Y H L X /ns Y 1 L d H /ns u f : Abfallzei (Fall-Time) r : Ansiegszei (Rise-Time) u : Umschalzei u = r = f = 0,1 ns d : Verzögerungszei (Delay-Time) d = 0,2 ns!!! Ein kurzer Puls, der nur aus den Umschalzeien f und r beseh, wird als 0 bzw. L-Signal berache.!!! Die Logik funkionier rein über die Pegelseuerung. Diese Logik soll hier auch für das Clock-Signal und die Clock-Eingänge gelen. Nur posiive Clock-Signale schalen das Gaer frei.

5 Name: Mar.-Nr.: Bla 5 Zu Aufg. 1 a): Clock A /ns B C X1 X2 S

6 Name: Mar.-Nr.: Bla 6 Zu Aufg. 1 b): Clock A /ns B C X1 X2 S

7 Name: Mar.-Nr.: Bla 7 Aufg. 2 (25 Punke) Ersazschalungen von Digialschalungen Das elekrische Ersazschalbild (ESB) eines NMOS-Transisors beseh im einfachsen Fall aus einem idealer Schließer S i (i=1,3) und einem ohmschen Serienwidersand. Ein PMOS-Transisor läss sich als Öffner mi endlichem Durchlasswidersand beschreiben. Die unere Schalung weis eine Versorgungsspannung von Vcc=2V auf. Die Schalung is aus Widersänden und spannungsgeseueren Schalern aufgebau. Der Ausgang wird mi dem ohmschen Widersand R A belase. Die idealen Schaler S 1 und S 2 haben einen Serienwidersand von R A =100W. Die idealen Schaler S 3 und S 4 haben einen Serienwidersand von R B =10W. Der Widersand R L weis den Wer von 50W auf. Weierhin gil: R V =5W. Schalereigenschafen: Sofern die Seuerspannung am Schaler kleiner als Vcc/4 (gemessen gegen Masse) is, befinde sich der Schaler im Ausgangszusand. Lieg die Seuerspannung über 3Vcc/4, so is der Schaler akivier. Die Zwischenzusände sind nich definier und sollen nich aufreen.

8 Name: Mar.-Nr.: Bla 8 Zu Aufg. 2: a) Wie groß is der Srom I S? b) Welcher Zusammenhang beseh zwischen den Srömen I A1, I B1 und I q sowie zwischen I B1, I B2 und I L? c) Wie nenn man diese Schalung und wo wird diese Schalung eingesez? d) Tragen Sie für alle zwei Logikzusände und die Were der gesuchen Spannungen und Sröme in der folgenden Tabelle ein! U S I A1 I B1 I B2 I q I L U ou in V in ma in ma in ma in ma in ma in V 0 2 e) Welche Leisung P L wird maximal in R L umgesez? f) Wie groß dürfen die Serienwidersände der Schaler S 3 bis S 4 maximal sein, dami die Spannung U ou einen weieren Schaler einwandfrei anseuern kann? g) Wie groß is der Wirkungsgrad der Schalung, wenn P A die Nuzlas is?

9 Name: Mar.-Nr.: Bla 9 Aufg. 3 (25 Punke) Logikfunkionen von Digialschalungen Gegeben is der deailliere Aufbau eines CML-Gaers aus NMOS-Transisoren mi den Eingängen x 1 und x 2 und dem Ausgang y. Die Schalung wird mi V DD =3,3V berieben, die Widersände R Di weisen jeweils einen Wer von 50 Ohm auf und alle Transisoren haben die Schalschwelle (U GS ) von 1V. High ensprich einem Pegel von 3,3V und Low einem Pegel von 2,9V. I 0 = 16 ma. a) Vervollsändigen Sie die folgende Tabelle. Zusände mi Spannungen >3,2V werden mi einer logischen 1 und Zusände mi Spannungen <3,0V mi einer logischen 0 gekennzeichne. X 2 X 1 y b) Welches Gaer wird mi dieser Schalung realisier?

10 Name: Mar.-Nr.: Bla 10 Zu Aufg. 3: Gegeben is die folgende Innenbeschalung eines CMOS-Gaers aus idealen P- und N-MOS Transisoren (R on =0W, R off = W) mi dem Eingang D und dem Ausgang Q. Die Schalung wird mi Vcc=2V berieben und alle Transisoren haben die Schalschwelle von 1V. Clocksignal C 2 ensprich dem Inversen von Signal C 1. c) Vervollsändigen Sie die folgende Tabelle. Zusände mi Spannungen >0.5V werden mi einer logischen 1 und Zusände mi Spannungen <0.5V mi einer logischen 0 gekennzeichne. Q n+1 is der Ausgangswer nach einem weieren halben Taksignal. D C 1 Q n d) Welcher Speicher wird mi dieser Schalung realisier? e) Welchen Sromverbrauch ha die Schalung im saischen Zusand? f) Welchen Voreil ha diese aufwendigere Realisierung gegenüber dem Aufbau mi der halben Anzahl an Transisoren?

11 Name: Mar.-Nr.: Bla 11 Aufg. 4 (25 Punke) Allgemeiner Frageeil a) Geben Sie ein Beispiel von einem opischen Speicher an. b) Auf welchen Unerschied im Arbeispunk beruhen die Voreile der ECLim Vergleich zur TTL-Logik? c) Im folgenden Bild is ein Widersand dargesell. Wie läss sich der Widersand aus der Länge l und der Fläche A berechnen? d) Um was für eine Schalung handel es sich im folgenden Bild? e) Um welche Technik handel es sich bei LVDS? f) Wie bezeichne man die im Folgenden dargeselle Schalung?

12 Name: Mar.-Nr.: Bla 12 g) Zu welchem Speicher gehör der folgende Zellenaufbau? h) Wie bezeichne man diese folgende Schalung und wie groß is der Eingangswidersand? i) Füllen Sie die Tabelle aus der folgenden Schalung aus. j) Was mach ein D/A-Wandler? k) Im Folgenden is eine CMOS- Schalung gegeben Tragen Sie den Verlauf der Spannung U ou und bezeichnen Sie die drei Umschalzeien. f : Abfallzei (Fall-Time), r : Ansiegszei (Rise-Time), d : Verzögerungszei (Delay-Time)

13 Name: Mar.-Nr.: Bla 13 l) Gegeben is die folgende Wereabelle für die Funkion Y = f (X2,X1,X0) Besimmen Sie die Gleichungen Y1 und Y2 für die Disjunkive Normalform (DNF), Y = f (X2,X1,X0) = m) Welcher Zusand is beim RS-Flip-Flop verboen? n) Vereinfachen Sie die Gleichung von y einerseis miels KV-Diagramm und andererseis miels der Mehoden der Booleschen Algebra. o) Analysieren Sie die gegebene Schalung bis Sie eine vereinfache Form der Gleichung Y=f(a,b,c,d) erreich haben.