>1 z. a b. a b. a b. log. 0. a b. Übung 3: Schaltnetze. VU Technische Grundlagen der Informatik

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1 VU Technische Grundlgen der Informtik Üung 3: Schltnetze , 205W Üungsgruppen: Mo., 6.. Mi., Allgemeiner Hinweis: Die Üungsgruppennmeldung in TISS läuft von Montg, 09.., 20:00 Uhr is Sonntg, 5.., 23:59 Uhr. Die Pltzverge in den einzelnen Üungsgruppen erfolgt nch dem first-come first-served Prinzip. Grundsätzlich wird er sichergestellt, dss für lle Studierende, die zum.test ngemeldet wren, ein Pltz in einer Üungsgruppe zur Verfügung steht. Aufge : Umformungen Gegeen ist folgende Schltung: z Betrchten Sie die Schltnetze () is (c) und egründen Sie, o es sich um gültige Umformungen des oen drgestellten Schltnetzes hndelt oder nicht! Eine Umformung ist gültig, wenn ds umgeformte Schltnetz diesele Funktion wie ds ursprünglich gegeene Schltnetz relisiert. () () (c) z = > z > z log. 0 >

2 Aufge 2: Grphische Umformung / NOR Gegeen ist die folgende Schltung: c > d > z Formen Sie die gegeene Schltung grphisch um, sodss usschließlich NOR-Gtter mit 2 Eingängen verwendet werden!

3 Aufge 3: Funktionle Vollständigkeit Für die Relisierung einer digitlen Schltung stehen Ihnen jeweils entweder nur Busteine der Art von ) oder jene von ) zur Verfügung. Zeigen Sie für eide Fälle, dss Sie nur mit den gegeenen Busteinrten und zwr ohne Verwendung der Nullfunktion (log. 0) oder Einsfunktion (log.) die logischen Grundfunktionen NOT, AND und OR relisieren können! ) ) und >

4 Aufge : Schltnetze Anlyse Ds folgende Schltnetz ist gegeen: 0 c0 c c2 0 c3 ) Befüllen Sie die nchfolgende Whrheitstfel! 0 0 c 3 c 2 c c 0 (dez) (dez) c(dez) ) Welche mthemtische Funktion wird mit diesem Schltnetz relisiert? Tipp: Betrchten Sie ( 0, ), ( 0, )undc (c 0,c,c 2,c 3 ) ls Binärzhlen, woei,,c 3 jeweils ds most significnt it (ms) sind und wndeln Sie diese in Dezimlzhlen um.

5 Aufge 5: -Bit Addierer Entwerfen Sie einen Addierer, der eine fünfstellige Summe S =(s s 3 s 2 s s 0 ) 2 zweier vierstelliger Binärzhlen A =( ) 2 und B =( ) 2 ildet. s 0, 0 und 0 sind jeweils ds lest significnt it (ls). Für die Relisierung können Sie elieig viele -Bit-Hlddierer (siehe Aildung rechts) verwenden, ndere Buteile wie eispielsweise AND-, OR-, NOT- Gtter stehen Ihnen nicht zur Verfügung. Zeichnen Sie die resultierende Schltung! Vergessen Sie nicht, Ein- und Ausgänge entsprechend zu eschriften! i c i HA s i i

6 Aufge 6: -Bit Sutrhierer Buen Sie ein Schltnetz, ds die Di erenz (d 3 d 2 d d 0 ) 2 := ( 2 0 ) 2 ( 2 0 ) 2 zweier positiver 3 Bit Zhlen (lso im Intervll [0; +7]) ildet und vorzeichenrichtig ls Bit Zweierkomplementzhl usgit. 0, 0 und d 0 sind jeweils ds ls. Für diese Aufge stehen Ihnen die unten drgestellten Buelemente ein Bustein mit Negtionsgliedern und ein Bustein mit Vollddierern zur Verfügung. Zeichnen Sie die entsprechenden Verindungen ein und eschriften Sie die Ein- und Ausgänge! Hinweis: Flls Sie Eingänge nicht verwenden, vergessen Sie nicht, diese mit entsprechenden logischen Werten zu elegen! e 3 e 2 e e 0 e 3 e 2 e e c out c 3 c 2 c c 0 c in VA VA VA VA s 3 s 2 s s 0

7 Aufge 7: Komprtorschltung Konstruieren Sie ein Schltnetz mit vier Eingngsvrilen, 0, und 0 und zwei Ausgngsvrilen k und g. Die Ausgänge k ( kleiner ) und g ( größer ) dieser Schltung sind folgendermßen definiert: ( ( 0 flls ( 0 ) 2 ( 0 ) 2 0 flls ( 0 ) 2 pple ( 0 ) 2 k = g = flls ( 0 ) 2 < ( 0 ) 2 flls ( 0 ) 2 > ( 0 ) 2 In nderen Worten: Die Schltung interpretiert die Eingänge ls Binärzhlen ( 0 ) 2 und ( 0 ) 2,führt einen Größenvergleich zwischen den eiden Zhlen durch und setzt die Ausgänge k und g entsprechend. ) Erstellen Sie die Whrheitstfel der Vergleichsfunktion und ermitteln Sie vereinfchte Funktionsusdrücke für k und g! Verwenden Sie dei die vorgegeenen KV-Digrmme. 0 0 k g k g ( z } { {z } {z } = ; 9 = ; ( z } { {z } {z } = ; 9 = ; ) Relisieren Sie die us dem KV-Digrmm ermittelte Schltfunktion mit nchfolgendem PLA (siehe nächste Seite).

8 0 0 k g

9 Aufge 8: Ansteuerung einer Sieensegmentnzeige Entwerfen Sie einen Sieensegmentdecoder für die Ansteuerung der rechts drgestellten Sieensegmentnzeige. Der Decoder verwendet einen Tellenspeicher, um den -Bit Eingewert e 3...e 0 (e 0 ist ls) uf die ngegeenen Anzeigemuster zuilden. Der Tellenspeicher soll mit einem entsprechend progrmmierten 6 8 ROM-Bustein relisiert werden. Um ein Segment der Anzeige zum Leuchten zu ringen, muss m entsprechenden Eingng logisch l ngelegt werden. Die Zuordnung der Anschlüsse zu den Segmenten ist der Aildung rechts zu entnehmen. Die inäre Einge soll ls entsprechender Hexdezimlwert interpretiert und in die unten drgestellten Muster umgesetzt werden. Ein schwrzer Blken in der Drstellung edeutet, dss ds entsprechende Segment leuchtet. c d e f g f e g d c A B C D E F ) Trgen Sie den Inhlt des Tellenspeichers in die nchfolgende Telle ein und geen Sie in der Zeile Signle n, wie Sie die Signlleitungen e 3...e 0 und...g den Adress- zw. Dtenleitungen des ROM (Zeile ROM ) zuordnen. A 3 A 2 A A 0 D 7 D 6 D 5 D D 3 D 2 D D 0 ROM Signle ) Ergänzen Sie die unten drgestellte Schltung so, dss eine Zählschltung entsteht, die zyklisch die Werte 8 is F uf der Sieensegmentnzeige usgit. Es stehen Ihnen ein Bit Zählerustein (Q 0 ist ls) sowie ROM und Sieensegmentnzeige us Teileispiel ) zur Verfügung. Achten Sie uf die korrekten Verindungen zwischen den Busteinen und druf, dss nicht enötigte Eingänge uf logisch oder logisch 0 gesetzt werden müssen! Tkt Reset Cler Q 3 Q 2 Q Counter Q 0 A 3 A 2 A A 0 ROM 6 x 8 D 7 D 6 D 5 D D 3 D 2 D D 0 g f e d c

10 Aufge 9: ALU (Arithmetic Logic Unit) Entwerfen Sie ds Schltnetz einer -Bit ALU (Arithmetic Logic Unit). Eine ALU ist ein integrierter Bustein, der mehrere Logikfunktionen unterstützt, die mit Hilfe von function select Eingängen (F 0...F 3 ) usgewählt werden. Die -Bit reiten Eingänge A und B werden dnn nch der selektierten logischen Funktion kominiert und ds Ergenis m Ausgng R usgegeen. Etwige Sttusinformtionen der ALU werden mit Hilfe des Ausgngs D usgegeen (z.b. Crry-out). Sie dürfen für Ihre Lösung eine elieige Anzhl der unten gegeenen Logikusteine verwenden. Komintionen von F, die nicht in der Steuertelle ufscheinen, können in einem elieigen Ausgng resultieren, müssen lso nicht explizit uf einen definierten Zustnd gesetzt werden. F A R B D X Y >= Z S S 2 -MUX C D Crry in X VA Y Z Crry out Steuertelle für ALU F 3 F 2 F F 0 R A NOT A 0 A AND B A+B 0 0 B-A A R B D F 0 F F 2 F 3